可逆极性解码器电路及相关方法

专利名称：：可逆极性解码器电路及相关方法
技术领域：
：本发明涉及解码器电路，且确切地说涉及适合于可编程存储器阵列的解码器电路，且更确切地说涉及适合于并入有无源元件存储器单元的半导体集成电路存储器阵列的解码器电路。
背景技术：
：特定无源元件存储器单元展示出可重写特性。举例而言，在特定存储器单元中，可通过用大约6到8V的电压将存储器单元正向偏置(例如，参考其中的二极管的极性)而实现编程，而可通过用大约10到14V的电压将存储器单元反向偏置而实现擦除。这些高电压需要使用字线及位线解码器内的特殊高电压CMOS晶体管。这些高电压晶体管并不随着存储器单元字线间距及位线间距减小而良好地縮放。这对于3D存储器技术尤其有问题，在3D存储器技术中，退出阵列的字线及位线(且其必须与字线及位线驱动器介接)的绝对密度使提供与更小的阵列线间距兼容但能够在选定存储器单元上外加足够高的电压的解码器电路的能力甚至更重要。此正向设定/反向重设存储器阵列需要可能超过高电压晶体管的击穿电压(即，BVDSS)的电压，所述高电压晶体管有效地配合在存储器阵列的旁边，且其可用于实施所述解码器电路。此存储器阵列也需要具有双重极性输出的(即，对于一个模式为低态有效输出，且对于另一模式为高态有效输出)行及/或列解码器。
发明内容随着电路技术继续缩小，存储器阵列在可用于字线及位线驱动器(即阵列线驱动器)的晶体管的击穿电压下或接近所述击穿电压而操作日益重要。在多头解码器结构(例如，可用于解码字线)中，也需要将一甚至更高的偏压提供到半选定字线驱动器电路的栅极，以将所述半选定字线稳固地维持在一非有效电平。此导致行解码器输出的所要的电压摆动，其大于字线驱动器自身的电压摆动。当此所要的电压过驱动与双重极性行解码器要求结合时，难以对两种解码器极性均实现此电压摆动而又不会在以输出极性中的一者或两者操作时遇到击穿问题。举例而言，当一传输门电路经操作以实现一大于阵列线驱动器在击穿电压下操作时阵列自身的电压摆动时，所述传输门电路将击穿。一般而言，本发明大体上涉及一种用于存储器阵列的解码器电路及用于使用此解码器电路的方法。然而，本发明由随附权利要求书界定，且不应将此章节中的任何内容看作限制所述权利要求书。在一方面中，本发明提供一种操作解码器电路的方法。在特定实施例中，所述方法包括在第一偏置节点上，为第一操作模式传送第一选定电压，且为第二操作模式传送第二选定电压；在第二偏置节点上，为所述第一操作模式传送第一未选定电压，且为所述第二操作模式传送第二未选定电压；当解码器输出节点被选定时，通过相应解码器输出驱动器电路的第一耦合电路将所述解码器输出节点耦合到所述第一偏置节点；当在所述第一操作模式下所述解码器输出节点未被选定时，通过相应解码器输出驱动器电路的第二及第三耦合电路将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第一未选定电压，且当在所述第二操作模式下所述解码器输出节点未被选定时将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第二未选定电压；及当在所述第一及第二操作模式中的每一者下所述解码器输出节点被选定时，限制所述第二及第三耦合电路中的每一者上的相应电压。在另一方面中，本发明提供一种制造一并入有解码器电路的集成电路产品的方法。在特定实施例中，所述方法包括形成第一偏置节点，其用于为第一操作模式传送第一选定电压，且为第二操作模式传送第二选定电压；形成第二偏置节点，其用于为所述第一操作模式传送第一未选定电压，且为所述第二操作模式传送第二未选定电压；形成多个解码器输出驱动器电路，其每一者分别包含解码器输出节点；第一耦合电路，其用于当所述解码器输出节点被选定时将所述解码器输出节点耦合到所述第一偏置节点；及第二耦合电路，其与第三耦合电路串联耦合，所述第二及第三耦合电路用于当在所述第一操作模式下所述解码器输出节点未被选定时将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第一未选定电压，且当在所述第二操作模式下所述解码器输出节点未被选定时将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第二未选定电压，且用于当在所述第一及第二操作模式中的每一者下所述解码器输出节点被选定时限制所述第二及第三耦合电路中的每一者上的相应电压。在另一方面中，本发明提供一种解码器电路，其在特定实施例中包括第一偏置节点，其用于为第一操作模式传送第一选定电压，且为第二操作模式传送第二选定电压；第二偏置节点，其用于为所述第一操作模式传送第一未选定电压，且为所述第二操作模式传送第二未选定电压；多个解码器输出驱动器电路，其每一者分别包含解码器输出节点；第一耦合电路，其用于当所述解码器输出节点被选定时将所述解码器输出节点耦合到所述第一偏置节点第二耦合电路，其与第三耦合电路串联耦合，所述第二及第三耦合电路用于当在所述第一操作模式下所述解码器输出节点未被选定时将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第一未选定电压，且当在所述第二操作模式下所述解码器输出节点未被选定时将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第二未选定电压，且用于当在所述第一及第二操作模式中的每一者下所述解码器输出节点被选定时限制所述第二及第三耦合电路中的每一者上的相应电压。在另一方面中，本发明提供一种解码器电路，其在特定实施例中包括第一多个解码器输出驱动器电路，其每一者分别包含第一传递门电路，其耦合在相应解码器输出节点与同所述第一多个解码器输出驱动器电路相关联的第一偏置节点之间；第二传递门电路，其耦合在第一中间节点与同所述第一多个解码器输出驱动器电路相关联的第二偏置节点之间；及第三传递门电路，其耦合在所述解码器输出节点与所述第一中间节点之间。在又一方面中，本发明提供一种解码器电路，其在特定实施例中包括第一偏置节点，其用于为第一操作模式传送第一选定电压，且为第二操作模式传送第二选定电压；第二偏置节点，其用于为所述第一操作模式传送第一未选定电压，且为所述第二操作模式传送第二未选定电压；多个解码器输出驱动器电路，其每一者分别包含解码器输出节点；选择构件，其用于当所述解码器输出节点被选定时将所述解码器输出节点耦合到所述第一偏置节点；未选择构件，其用于当在所述第一操作模式下所述解码器输出节点未被选定时将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第一未选定电压，且当在所述第二操作模式下所述解码器输出节点未被选定时将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第二未选定电压；及用于当对于相应操作模式所述相应选定电压与未选定电压之间的差大于所述装置击穿电压时将所述未选择构件中的个别装置上的相应电压限制到小于装置击穿电压的值的构件。本发明在若干方面中适合于具有存储器阵列的集成电路，适合于操作所述集成电路及存储器阵列的方法，适合于制造并入有所述阵列的存储器产品的方法且适合于所述集成电路、产品或存储器阵列的计算机可读媒体编码，其均如本文中更详细地描述且如随附权利要求书中所阐明。所描述的技术、结构及方法可单独使用或者相互组合使用。前述为概要且因此必然地含有细节的简化、一般化及省略。因此，所属领域的技术人员将了解，前述概要只是说明性的且并不希望以任一方式限制本发明。从以下阐明的详细描述可显而易见如仅由权利要求书界定的本发明的其它方面、发明特征及优势。通过参考附图可更好地理解本发明，且使所属领域的技术人员更容易明白其各种目的、特征及优势。图1是存储器阵列的示意图，其说明选定及未选定字线及位线，及对于设定操作模式的示范性阵列偏置条件。图2是字线解码器电路的示意图，其包括与图1中所示的示范性偏置条件一致的对于设定操作模式的示范性偏置条件。图3是位线解码器电路的示意图，其包括与图1中所示的示范性偏置条件一致的对于设定操作模式的示范性偏置条件。图4是图1中描绘的存储器阵列的示意图，但其说明对于重设操作模式的示范性阵列偏置条件。图5是字线解码器电路的示意图，其包括与图4中所示的示范性偏置条件一致的对于重设操作模式的示范性偏置条件。图6是位线解码器电路的示意图，其包括与图4中所示的示范性偏置条件一致的对于重设操作模式的示范性偏置条件。图7是图1中描绘的存储器阵列的示意图，但其说明对于读取操作模式的示范性阵列偏置条件。图8是字线解码器电路的示意图，其包括与图7中所示的示范性偏置条件一致的对于读取操作模式的示范性偏置条件。图9是位线解码器电路的示意图，其包括与图7中所示的示范性偏置条件一致的对于读取操作模式的示范性偏置条件。图IO是根据本发明的一实施例的双重极性行解码器的方框图。图11是双重极性行解码器的方框/示意图，其包括根据本发明的一实施例的解码器输出驱动器电路的一实施例，且展示对于若干操作模式的示范性偏置条件。图12是如图11中描绘的选定、半选定及未选定解码器输出驱动器电路的示意图，其展示对亍设定操作模式的示范性偏置条件。图13是如图11中描绘的选定、半选定及未选定解码器输出驱动器电路的示意图，其展示对于重设操作模式的示范性偏置条件。图14是双重极性行解码器的方框/示意图，其包括根据本发明的一实施例的解码器输出驱动器电路的另一实施例，且展示对于若干操作模式的示范性偏置条件。图15是如图14中描绘的选定、半选定及未选定解码器输出驱动器电路的示意图，其展示对于设定操作模式的示范性偏置条件。图16是如图14中描绘的选定、半选定及未选定解码器输出驱动器电路的示意图，其展示对于重设操作模式的示范性偏置条件。图17是描绘具有多头字线驱动器的全局行解码器布置的方框/示意图，每一多头字线驱动器耦合到一源极选择总线及一反向源极选择总线的相应线。图18是描绘全局行解码器布置的方框图，在所述全局行解码器布置中，行选择线针对多个阵列块中的每一者驱动多头字线驱动器。图19是描绘一个三维存储器阵列的一部分的三维视图，所述三维存储器阵列与图17及图18中说明的三维存储器阵列的特定实施例一致，且说明通过垂直连接而耦合到在两个邻近的阵列块中的每一者中且在两个或两个以上字线层中的每一者上的相应字线段的字线驱动器电路。图20是描绘包括一个三维存储器阵列的示范性集成电路的方框图，且所述集成电路在所述阵列的一侧上包括全局行解码器，且在所述阵列的顶部及底部两者上包括一对列解码器。图21是用于本发明的特定实施例的实施方案的并入有深n阱半导体结构的三重阱结构的截面图。图22是用于本发明的特定实施例的实施方案的并入有合并的深n阱半导体结构的三重阱结构的截面图。同样的参考符号在不同图式中的使用指示类似或相同项。具体实施方式为了提供对理解用于特定无源元件存储器阵列的解码电路的偏压及电压限制的基础，保证了简洁的介绍。图l是示范性无源元件存储器阵列100的示意图。展示两个字线102、104，以及两个位线106、108。假定字线102为选定字线(SWL)，且假定字线104为未选定字线(UWL)。类似地，假定位线106为选定位线(SBL)，且假定位线108为未选定位线(UBL)。展示四个无源元件存储器单元101、103、105、107，其每一者耦合在相关联字线与相关联位线之间。存储器单元101与选定字线102及选定位线106相关联，且可将其看作"S"单元(即"选定"单元)。存储器单元103与未选定字线104及选定位线106相关联，且可其看作"F"单元(即"断开"单元)。存储器单元105与选定字线102及未选定位线108相关联，且可将其看作"H"单元(即"半选定"单元)。最后，存储器单元107与未选定字线104及未选定位线108相关联，且可将其看作"U"单元(即"未选定"单元)。也在图1中说明对于设定操作模式(其也可被称作"正向偏置"操作模式)的示范性偏置条件。如本文中其它处所描述，此设定模式可用于编程模式、块擦除模式及可能其它模式。如图所示，可将偏置条件看作适合于对于选定阵列块的编程操作模式，且将如此加以描述。在VSW电压(例如，-0.6伏的VNN电压)下将选定字线102偏置，在VSB电压(例如，十7.4伏的VWW电压)下将选定位线106偏置，在VUW电压(例如，+6.8伏的VUU电压)下将未选定字线104偏置，且在VUB电压(例如，O伏的VSS电压)下将未选定位线108偏置。可将耦合到选定位线的VWW电压看作电荷泵电路的输出电压。在这些偏置条件下，S单元101接收等于+8伏的正向偏压(即编程电压"VPP")，F单元103接收等于存储器单元的表观阈值电压VT(例如，+0.6伏)的正向偏压，H单元105接收等于VT(例如，+0.6伏)的正向偏压，且U单元107接收等于VPP-2VT(例如，-6.8伏)的反向偏压。存在若干示范性存储器单元技术，当在这些条件下偏置时，选定单元将改变成较低值的电阻，而F、H及U单元的电阻将不会明显改变。在下文中描述示范性单元。现在参看图2，其展示一示范性字线解码器电路，包括展示示范性"设定"偏置条件(如在图1中所描述)。全局行解码器电路152展示于页的左側，所述页展示两个经解码RSEL(即行选择)输出158、160。经解码输出158对应于选定RSEL输出，而经解码输出160对应于未选定RSEL输出。全局行解码器152产生多个RSEL输出，其中的一者通常为选定的，且其中的其余者为未选定的(其共同地由单个输出160表示)。在此操作模式下，全局行解码器152为"高态有效"解码器，这意味着例如经解码输出节点158等选定RSEL输出被驱动到两个可用电压状态中的较高者，其在此情况下为VWW(例如，7.4伏)。例如经解码输出节点160等未选定经解码输出被驱动到两个可用电压状态中的较低者，其在此情况下为VNN(例如，-0.6伏)。以下描述将首先假定一次仅选定一个此经解码输出节点。在一示范性架构中，RSEL输出中的每一者耦合到一相应组字线驱动器电路，从而形成多头解码器。举例而言，RSEL节点158耦合到一包括PMOS晶体管171及NMOS晶体管172的字线驱动器电路。晶体管171、172的相应漏极端子均耦合到一字线，在此情况下其表示选定字线102。也展示一耦合到RSEL节点158的第二字线驱动器电路，其表示与此特定RSEL输出节点158相关联的一个或一个以上其余字线驱动器电路。此第二字线驱动器电路包括PMOS晶体管173及NMOS晶体管174，其输出驱动表示一个或一个以上半选定字线的字线181。这些字线驱动器电路中的每一者中的NMOS晶体管的相应源极端子耦合到一源极选择总线XSELN的相应总线线(也标注为166)。在此操作模式下，基于地址信息而解码源极选择总线XSELN，以便在对于此操作模式的适合于字线的有效状态下将一个此XSELN总线线(例如，总线167)偏置，而在对于此操作模式的适合于字线的非有效状态下将其余XSELN总线线(例如，总线线168)偏置。在特定实施例中，一个以上的此源极选择总线线可为有效的，但我们将暂且假定总线线167为有效的且在-0.6伏下偏置，而由总线线168表示的一个或一个以上其余XSELN总线线为非有效的且被驱动到未选定字线电压VUU(例如，6.8伏)。由于选定RSEL输出节点158上的电压比总线线167、168的电压高，所以NMOS晶体管172、174两者均被接通，因此将选定字线102驱动到-0.6伏，且将半选定字线181驱动到大约6.8伏(严格而言，驱动到等于RSEL电压减去晶体管174的阈值电压的电压，或驱动到总线线168的电压(以较低的一者为准))。这些字线驱动器电路中的每一者中的PMOS晶体管的相应源极端子耦合到一反向源极选择总线XSELP的对应总线线(也标注为162)。在此操作模式下，XSELP总线线中的每一者传送未选定字线电压VUW(例如，VUU电压，6.8伏)。由于选定RSEL输出节点158上的电压比XSELP总线线的电压高，所以PMOS晶体管171、173两者均断开。未选定RSEL输出节点160耦合到一包括PMOS晶体管175及NMOS晶体管176的字线驱动器电路。晶体管175、176的相应漏极端子均耦合到一字线，所述字线在此情况下表示未选定字线104。也耦合到未选定RSEL输出节点160的第二字线驱动器电路表示与未选定RSEL输出节点160相关联的一个或一个以上其余字线驱动器电路，且包括PMOS晶体管177及NMOS晶体管178，其输出驱动未选定字线183。与之前一样，这些字线驱动器电路中的每一者中的NMOS晶体管的相应源极端子耦合到一源极选择总线XSELN的相应总线线。由于经解码输出节点160上的电压(例如，-0.6伏)处于或低于XSELN总线线167、168的电压，所以NMOS晶体管176、178两者均断开。这些字线驱动器电路中的每一者中的PMOS晶体管的相应源极端子耦合到反向源极选择总线XSELP的对应总线线。由于经解码输出节点160上的电压比这些XSELP总线线的电压低(相差大于PMOS阈值电压)，所以PMOS晶体管175、177两者均接通，因此将未选定字线104、183驱动到VUU(例如，6.8伏)。现在参看图3,其展示一示范性位线解码器电路，包括适合于重设操作模式的示范性偏置条件(如在图1中所描述)。列解码器电路202展示于页的左侧，所述页展示两个经解码CSEL(即列选择)输出208、212。经解码输出208对应于选定CSEL输出，而经解码输出212对应于未选定CSEL输出。在此操作模式下，列解码器为"低态有效"解码器。例如经解码输出节点212等未选定经解码输出被驱动到两个可用电压状态中的较高者，其在此情况下为VWW。以下描述将首先假定一次仅选定一个此经解码输出节点208。与上述字线解码器一样，CSEL输出中的每一者耦合到一相应组位线驱动器电路。举例而言.选定CSEL输出节点208耦合到一包括PMOS晶体管221及NMOS晶体管222的位线驱动器电路。晶体管221、222的相应漏极端子均耦合到一位线，所述位线在此情况下表示选定位线106。一第二位线驱动器电路也耦合到选定CSEL输出节点208，所述第二位线驱动器电路表示与此特定CSEL输出节点208相关联的一个或一个以上其余位线驱动器电路。此第二位线驱动器电路包括PMOS晶体管223及NMOS晶体管224,其输出驱动表示一个或一个以上半选定位线的位线231。与字线解码器相反，此半选定位线可表示维持在非有效状态的选定位线。这些位线驱动器电路中的每一者中的PMOS晶体管的相应源极端子耦合到一源极选择总线SELB的相应总线线。在此操作模式下，源极选择总线SELB与数据相关且可进一步基于地址信息而解码，以便在对于重设操作模式的适合于位线的有效状态下将一个或一个以上所述SELB总线线偏置，而在非有效状态下将其余SELB总线线偏置。在特定实施例中，一个以上的所述源极选择总线线可为有效的，但我们将暂且假定SELB总线线217为有效的且在VWW(例如，7.4伏)下偏置，而由SELB总线线218表示的一个或一个以上其余SELB总线线为非有效的且被驱动到未选定位线电压VUB(例如，VSS)。在这些偏置条件下，PMOS晶体管221、223两者均接通，因此将选定位线106驱动到VWW。半选定位线231被强制上升到比高于CSEL208的电压的PMOS阈值电压高。存储器阵列中的泄漏也可用以将所述半选定位线的电压维持在VSS或接近VSS。这些位线驱动器电路中的每一者中的NMOS晶体管的相应源极端子耦合到一反向源极选择总线SELN的对应总线线(也标注为246)。在此设定操作模式下，SELN总线线中的每一者传送未选定位线电压VUB(例如，接地)，且NMOS晶体管222、224两者均断开。未选定CSEL输出节点212耦合到一包括PMOS晶体管225及NMOS晶体管226的位线驱动器电路。晶体管225、226的相应漏极端子均耦合到一位线，所述位线在此情况下表示未选定位线108。一也耦合到未选定CSEL输出节点212的第二位线驱动器电路表示与CSEL输出节点212相关联的一个或一个以上其余位线驱动器电路，且包括PMOS晶体管227及NMOS晶体管228，其输出驱动未选定字线233。与之前一样，这些位线驱动器电路中的每一者中的PMOS晶体管的相应源极端子耦合到一源极选择总线SELB的相应总线线。由于未选定CSEL输出节点212上的电压(VWW)处于或高于SELB总线线217、218的电压，所以PMOS晶体管225、227两者均断开。然而，NMOS晶体管226、228两者均接通，因此将未选定位线108、233驱动至(JVSS。现在参看图4，其展示对于重设操作模式(其也可被称作"反向偏置"操作模式)的示范性偏置条件200。如本文中其它处所描述，此反向偏置模式可用于编程模式或块擦除模式(但对于所述不同模式，通常具有不同的条件)。如图所示，可将偏置条件看作适合于对于选定阵列块的编程操作模式或擦除操作模式，且将如此加以描述。现在针对适合于本操作模式的值而重新定义偏置条件VSW、VUW、VSB及VUB中的每一者。在7伏的VSW电压(例如，VWW电压)下将选定字线102偏置，且在-7伏的VSB电压(例如，VNN电压)下将选定位线106偏置。未选定字线电压VUW及未选定位线电压VUB两者均为接地(例如，VUU电压)。在这些偏置条件下，S单元101接收在量值上等于VWW-VNN(例如，-14伏)的反向偏压，F单元103接收等于VNN(例如，-7伏)的反向偏压，且H单元105接收等于VWW(例如，-7伏)的反向偏压。值得注意的是，U单元107未接收到单元上的偏压。这些是若干示范性存储器单元技术(下文引用)，当在这些条件下偏置时，选定单元将从较低值的电阻改变成较高值的电阻，而F、H及U单元的电阻将不会明显改变。也应注意，未选定U存储器单元(其原本当用此单元上的若干伏来偏置时可能会支持相当大量的泄漏电流)不具有偏压且因此无泄漏电流。许多有用的存储器阵列实施例包括比H单元或F单元远大得多的数目的U单元，且所述阵列将相比使用其它偏置方案在阵列的未选定存储器单元中具有显著较少的泄漏电流且因此具有少得多的功率耗散。通过"分裂"重设电压VRR,且在等于重设电压的一半的负电压下将SBL偏置，且在等于重设电压的一半的正电压下将SWL偏置，显著地放宽了位线解码器及字线解码器两者的电压要求。因此，与阵列线(例如，字线及位线)的小间距一致，阵列线驱动器电路中的高电压晶体管占据较小面积，因为其可经设计以用于相对较低的"分裂"电压。其它存储器技术已面临着关于编程及擦除电压(及所述高电压晶体管需要的面积)并不以与存储器单元间距相同的速率縮放的类似问题。举例而言，由于典型的基于闪存的存储器阵列的较大扇出，此问题在快闪存储器中的影响得以稍微减小。在一些较新技术中，可通过增加存储器块大小而摊销高电压晶体管的消耗更多空间的设计规则。然而，在基于二极管的无源元件存储器阵列中，较大的块大小是以穿过属于选定阵列的未选定存储器单元的增加的泄漏为代价而得来的。通过如图4中所描述将所述未选定存储器单元偏置，可将此泄漏分量减少到几乎零，且可以很少的不利的功率耗散实现较大的块大现在参看图5，其展示示范性字线解码器电路，其包括适合于刚刚描述的重设操作模式的偏置条件。全局行解码器电路152的选定RSEL输出158仍对应于选定经解码输出，但在此重设模式下全局行解码器152是"低态有效"解码器，且有效(选定)RSEL输出158被驱动到两个可用电压状态中的较低者，其在此情况下为GND(接地)。例如输出节点160等未选定RSEL输出现在被驱动到两个可用电压状态中的较高者，其在此情况下对于重设模式而言为VWW(例如，7伏)。在此操作模式下，对于所描述的示范性实施例，源极选择总线XSELN的个别总线线未被解码，但均被驱动到适合于未选定字线的同一偏置条件(例如，接地)。然而，反向源极选择总线XSELP被解码，且选定XSELP总线线被驱动到适合于选定字线的VWW电压，且未选定XSELP总线线被驱动到未选定字线偏压(例如，接地)。在图中附注了每一节点的电压。通过基于以上关于设定操作模式的描述的理解，此电路的操作应清晰。现在参看图6,其展示示范性位线解码器电路，其包括适合于刚刚描述的重设操作模式的偏置条件。列解码器电路的经解码输出208仍对应于选定CSEL输出，而经解码输出212对应于未选定CSEL输出。在此操作模式下，列解码器为"高态有效"解码器，且有效(选定)CSEL输出208被驱动到两个可用电压状态中的较高者，其在此情况下为GND(接地)。例如输出节点212等未选定CSEL输出现在被驱动到两个可用电压状态中的较低者，其在此情况下为VNN电压(例如，-7伏)。在此操作模式下，对于所描述的示范性实施例，源极选择总线SELB的个别总线线并未被解码，但均被驱动到适合于未选定位线的同一偏置条件(例如，接地)。然而，反向源极选择总线SELN被解码，且选定SELN总线线被驱动到适合于选定位线的VNN电压，且未选定SELN总线线被驱动到未选定位线偏压(例如，接地)。在图中附注了每一节点的电压，且此电路的操作应清晰。应注意，在设定(或正向)模式下，列解码器为低态有效，且位线为高态有效。但在重设(或反向)模式下，列解码器逆转其极性且变为高态有效，而位线自身也逆转极性且变为低态有效。相反，在设定模式下，全局行解码器为高态有效，且字线为低态有效。但在重设模式下，全局行解码器逆转其极性且变为低态有效，而字线自身也逆转极性且变为高态有效。此外，行解码器输出电平及列解码器输出电平两者的平均电压在设定模式与重设模式之间发生移位。以上解码器电路均利用一经解码源极选择总线及一经解码反向源极选择总线。此做法提供将半选定字线或半选定位线驱动到相应未选定电平的灵活性。在于设定或重设模式(例如，"块擦除")下可能仅需要选择一块阵列线的其它实施例中，这些经解码总线中的一者可由单个未选定偏置线替换。此块操作完全避免了对半选定线的任何需要。解码的含义可十分类似于在颁予罗伊.E'斯库尔林(RoyE.Scheuerlein)的标题为"用于三维存储器阵列的具有多层字线段的字线布置"("WordLineArrangementHavingMulti-LayerWordLineSegmentsforThree-DimensionalMemoryArray")的第6,879,505号美国专利中所揭示的解码含义，所述专利的揭示内容以全文引用的方式并入本文中。是否可配置此块操作(或者可配置多大的块)主要取决于单元重设电流的量值、同时传导此重设电流的单元的数目，及字线驱动器电路及位线驱动器电路内的PMOS及NMOS晶体管是否可以可接受的电压降来支持此电流。此外，所关注的其它类似的解码及偏置方案揭示于罗伊'E'斯库尔林(RoyE.Scheuerlein)及卢卡'G'法索利(LucaG.Fasoli)于2006年7月31日申请的标题为"用于将读取/写入电路耦合到存储器阵列的双重数据相关总线"("DualData-DependentBussesforCouplingRead/WriteCircuitstoaMemoryArray")的第11/461,352号美国申请案中，所述申请案的揭示内容以全文引用的方式并入本文中。至此为止描述的解码器电路可用于实施其中存储器单元包括可逆电阻器加上二极管的存储器阵列。可使用施加于单元上的反向偏压来重设所述存储器单元，且提供半选定字线及位线允许将个别字线及位线置于重设偏置条件，因此提供重设个别存储器单元而不必重设整个块的能力。上文在编程条件的上下文中描述正向模式，其中施加到选定位线的电压(VWW)几乎为全部编程电压VPP。正向偏置模式也可适用于读取模式，如图7中所描绘。示范性读取操作模式在低得多的电压下操作解码器及阵列，且因此并不存在上述高电压问题。尽管如此，为了本揭示内容的完整性，包括了用于说明读取模式的几个图。图7为图1中描绘的存储器阵列的示意图，但其说明对于读取操作模式的示范性阵列偏置条件。图8描绘一字线解码器电路，且图9描绘一位线解码器电路，两者均包括与图7中所示的示范性偏置条件一致的对于此读取操作模式的示范性偏置条件。通过以上呈现的描述，在此读取模式下所述电路的操作是清晰的，但有几点说明值得注意。选定字线被驱动到负电压(例如，-1.6伏)，且未选定字线保持于接地电位(例如，VSS)，其提供也在接地下将选定位线偏置的机会。此做法减少了在读取选定位线时对于选定位线的苛刻的偏置要求。此外，可实施感测放大器结构，其载有SELB线(选定位线耦合到所述SELB线)，使得高的位线电流将把SELB线驱动到低于接地，而低的位线电流将允许SELB线升高到高于接地。在至此为止的各图中也指示了对于待用操作模式的偏置条件。所述偏压有助于将阵列线(即，位线、字线)及其它具有显著电容的线(即，行选择线)维持于方便的待用电压(例如，接地)的低功率模式。所述电压的量值低，且并不存在本文中描述的任何高电压问题。可使用正向偏置模式对特定存储器单元进行"编程"，且可使用反向模式对特定存储器单元进行块擦除。其它单元可使用初始正向偏置编程技术来预调节(例如，在制造期间)，但接着使用反向模式来"编程"且使用正向模式来"擦除"。为了避免与可编程技术中的历史用法混淆，且为了理解预期与本文中描述的解码器电路一起使用的不同存储器技术，描述三种不同操作模式是有用的读取、设定及重设。在读取模式下，将读取电压VRD施加于选定存储器单元上。在设定模式下，将设定电压VPP施加于选定存储器单元上。在至此为止描述的示范性实施例中，使用正向解码器操作模式实行读取模式及设定模式。在重设模式下，将重设电压VRR施加于选定存储器单元上。在至此为止描述的示范性实施例中，使用反向解码器操作模式实行重设模式。所描述的重设模式使用分裂电压技术来限制解码器电路的电压要求，且将选定位线驱动到负电压(即，使用下文描述的三重阱半导体结构)。许多类型的存储器单元(以下所描述)能够使用重设模式来编程。在这些存储器单元技术中的特定技术中，起初在正向方向上放入(pop)每一存储器单元内的反熔丝。接着，在反向偏置方向上"调谐"每一存储器单元的电阻以完成编程。对于特定一次可编程单元，将为此情况。对于可重写单元，使用正向方向来擦除所述单元(这可在各种大小的块中执行)，且接着使用反向模式来编程所述单元。可使用反向偏压来重设选定存储器单元。编程电流由二极管击穿来供应。此外，可细心地控制与此编程相关联的偏置条件，包括控制选定字线及/或位线的电压斜坡。关于有用的编程技术的额外知识可参见以下引用的第6,952,030号美国专利。如在以下引用的023-0049及023-0055申请案中描述，且如在以下引用的MA-163-1申请案中更详细地描述，可使用多个编程操作来编程各种电阻状态。以下引用的SAND-01114US0及SAND-01114US1申请案中描述了倾斜编程脉冲的使用，且以下引用的SAND-01117US0及SAND-01117US1申请案中描述了用于微调多个单元的电阻的技术。使用如上所述的重设编程来编程并入有可微调电阻元件的无源元件存储器单元在提供允许较大阵列块大小的较大灵活性时尤其有用。即使是在选定阵列块中(如所有以上描述已假定)，在重设模式下在未选定存储器单元上也不存在偏压，且因此无浪费的功率耗散。对于块大小而言，穿过单元的反向电流(Irev)并非为关注的问题。因此，可选定许多块以增加写入带宽。此外，每一半选定存储器单元上的电压仅为编程电压的一半，且对于这些单元而言是安全的。应注意，在以上描述中，重设模式描述选定及半选定字线及位线。举例而言，在行选择的上下文中，此半选定字线可能实际上并"未"由给定地址"选定"，且此术语是多头字线驱动器结构的人为术语。然而，在位线的上下文中，就列地址而言，此半选定位线可能实际上被选定，但可能被偏置到非有效状态而不是有效状态(对于位线)，因为用于所述位线的特定数据并不需要"编程"所述单元，或者因为位线正"等待"被编程。此情况在同时编程比位线解码器头的数目少的位线解码器头时发生。然而，值得注意的是，编程带宽问题暗示要配置存储器阵列以同时编程尽可能多的位线。三重阱半导体结构(更详细地关于图21及图22加以描述)允许使选定位线为负电压，而使选定字线为正电压。在重设编程(即反向模式)中，所有未选定阵列线(位线及字线)的参考电平为接地，此允许字线及位线两者的快速解码及选择。由于半选定字线及位线可浮动于接地或接近接地，所以存储器单元的电阻性质在所述半选定阵列线与未选定阵列线之间提供额外泄漏电流，所述未选定阵列线有效地保持于未选定偏置电平。此进一步促使未选定阵列线保持为浮动于未选定偏置电位或接近未选定偏置电位。预期二维存储器阵列，但相信解码器布置尤其可用于具有多个存储器平面的3D存储器阵列，如下文所描述。现在参看图10，其描绘根据本发明的一实施例的双重极性行解码器400的方框图。共展示八个单独RSEL(S卩，行选择)输出，其每一者由八个解码器输出驱动器电路430、432、434、436、438、440、442及444中的相应一者产生。实际上，通常将实施多得多的所述RSEL输出，但此处所展示的八个足以说明行解码器400的结构。在此示范性实施例中，展示四个不同的经解码RDEC线404。每一者由RDEC解码器及偏压产生器402产生，偏压产生器402响应于一组地址信号401。每一解码器输出驱动器电路接收四个RDEC信号中的一者，且也接收由UNRSEL偏压产生器410产生的UNRSEL偏置信号。此外，每一解码器输出驱动器电路从保护电压偏压产生器406接收一个或一个以上保护电压信号408,且最后从对应行地址预解码器(例如，预解码器416)接收输出信号(例如，输出41S)。如解码器技术中已知，行地址预解码器416、418中的每一者从地址总线414接收不同组的地址信号。基于每一预解码器接收的特定组的地址信号(多个地址位的原码及补码版本两者)，选定预解码器输出中的一者，且未选定其余者。如此处所展示，预解码器输出418表示选定输出，而预解码器输出422表示未选定输出。在四个RDEC线中，最左侧的一者(标注为404a)表示选定RDEC线，且其它三个RDEC线404b、404c及404d为未选定的。解码器输出驱动器电路430(即，也被称作"解码器头")接收选定RDEC信号404a及选定预解码器输出信号418两者，可将解码器输出驱动器电路430的输出RSEL[O]看作"选定"RSEL线。解码器输出驱动器电路432、434、436接收相应未选定RDEC信号404b、404c及404d以及选定预解码器输出信号418，可将解码器输出驱动器电路432、434、436的相应输出RSEL[l]、RSEL[2]及RSEL[3]看作"半选定"RSEL线。最后，解码器输出驱动器电路438、4440、442及444接收未选定预解码器输出信号422，可将解码器输出驱动器电路438、4440、442及444的相应输出RSEL[4]、RSEL[5]、RSEL[6]及RSEL[7]看作"未选定"RSEL线(无i仑此驱动器电路是否接收到选定或未选定RDEC信号)。所述名称的基本原理是因为如果选定了到给定解码器头的输入(即，驱动到有效电平)，则所述解码器头将其输出耦合到"选定"偏置线。然而，此决不暗示所展示的所有四个头均将其相应输出驱动到反映正被选定的输出的电平，因为通常选定RDEC线中的仅一者实际上在适合于透^1i出的条件下偏置，且其余三个RDEC线在适合于^遂定输出的条件下偏置。此图可用于确定应用于此解码器电路的特定术语，且根据接下来的若干图，此电路的操作将变得更清晰。如此处所展示，可将此解码器看作四头解码器电路，但如以下将描述，在各种实施例中预期其它数目个解码器头。对类似的阵列组织及层级式解码器布置的描述可参见卢卡G法索利(LucaG.Fasoli)等人的"使用多头解码器的多电平对密集存储器阵列进行层级式解码的设备及方法"("ApparatusandMethodforHierarchicalDecodingofDenseMemoryArraysUsingMultipleLevelsofMultiple-HeadedDecoders")(第2006-0146639Al号美国专利申请公开案)，此公开案的揭示内容以全文引用的方式并入本文中，尤其是其中的图6及图7。现在参看图11，其展示根据本发明的一实施例的双重极性行解码器450(大体上与图10中所示的双重极性行解码器一致，但将附注少数差异)的方框图连同解码器输出驱动器电路451的示意图。所述图也展示对于若干操作模式中的每一者的用于若干节点中的每一者的示范性偏置条件。此图中的RDEC解码器及偏压产生器402解码八个不同RDEC线，而非如上所述的四个。对于八个RDEC线中的每一者，AND门462接收三个地址信号线的独特组合以解码一高态有效输出，所述高态有效输出接着在重设模式下由多路复用器464有条件地反相，接着由电平移位器466电平移位以产生八个不同RDEC线404中的给定一者。AND门462、多路复用器464及电平移位器466重复(显然使用三个地址信号线的不同独特组合)以产生八个RDEC线404中的每一者。针对设定、重设、读取及待用操作模式中的每一者展示用于选定及未选定RDEC线两者的示范性偏置条件。此处将图10中所示的保护电压偏压产生器406展示为电平移位器电路，其接收VWW电压(即，通常为电荷泵电路的高电压输出)、V33电压(例如，3.3伏电源电压)及O伏电源电压，及SET信号，且产生两个某种程度上互补的输出408、409。针对设定、重设、读取及待用操作模式中的每一者展示用于所述输出408、409的示范性偏置条件。此处将图10中所示的地址预解码器416展示为AND门468(响应于一组五个地址线)及产生两个某种程度上互补的解码器输出418、419的电平移位器电路470。此图中所示的地址预解码器416解码32(或更多)对经解码输出418、419。对于经解码输出互补对中的每一者，一相应AND门468接收五个(或更多)地址信号线的独特组合以将输出解码，所述输出接着经电平移位以产生解码器输出418、419。AND门468及电平移位器470重复(显然使用地址信号线的不同独特组合)以产生三十二对解码器输出线418、419中的每一者。针对设定、重设、读取及待用操作模式中的每一者展示用于选定及未选定对经解码输出418、419两者的示范性偏置条件。此处再次展示图10中所示的UNRSEL偏压产生器410，且UNRSEL偏压产生器410在节点412上产生UNRSEL信号。针对设定、重设、读取及待用操作模式中的每一者展示用于UNRSEL偏置节点的示范性偏置条件。最后，每一解码器输出驱动器电路451产生相应RSEL输出节点460。基于如对于到此解码器输出驱动器电路451的各种输入所示的示范性偏置条件，针对设定、重设、读取及待用操作模式中的每一者展示用于选定及未选定RSEL节点两者的对应示范性偏置条件。每一解码器输出驱动器电路451包括三个耦合电路第一耦合电路由晶体管454及455(也可将其视为传递门)形成，第二耦合电路由晶体管452及453形成，且第三耦合电路由晶体管456及457形成。可将第一耦合电路看作将解码器输出节点RSEL(当其被选定时)耦合到解码器输出驱动器电路的对应RDEC线。此对于设定及重设操作模式两者均正确，即使RDEC线上的电压的极性逆转也是如此。可将第二耦合电路看作将解码器输出节点RSEL(当其未被选定时)耦合到UNRSEL线，所述UNRSEL线耦合到解码器输出驱动器电路。同样，此对于设定及重设操作模式两者也均正确，即使UNRSEL线上的电压的极性在这些操作模式之间逆转也是如此。最后，可将耦合在RSEL输出节点与第二耦合电路之间的第三耦合电路看作当在设定操作模式下选定RSEL输出时限制第二耦合电路上的电压，且看作当在重设操作模式下RSEL输出未被选定时将RSEL输出驱动到UNRSEL线。可将耦合到给定解码器输出驱动器电路451的RDEC线看作第一偏置节点，其用于为第一操作模式传送第一选定电压且为第二操作模式传送第二选定电压。举例而言，在设定操作模式期间，RDEC线传送高的(例如，7.4v)选定电压，且对于重设操作模式，RDEC线传送低的(例如，0v)选定电压。可将耦合到给定解码器输出驱动器电路451的UNRSEL线看作第二偏置节点，其用于为第一操作模式传送第一未选定电压且为第二操作模式传送第二未选定电压。举例而言，对于设定操作模式，UNRSEL线传送低的(例如，-0.6v)未选定电压，且对于重设操作模式，UNRSEL线传送高的(例如，7v)未选定电压。在设定操作模式期间，在节点408上传送的保护电压为中间电压，例如，V33(例如，3.3伏电源电压)。由于此电压耦合到第三耦合电路的NMOS晶体管456，所以输出电压被"划分"开，从而并未在所述晶体管上外加大于晶体管452及453的BVDSS的电压。换句话说，耦合到第三耦合电路的保护电压408限制外加于第二耦合电路上的电压。在设定模式期间，在节点409上传送的补充保护电压为高(例如，7.4伏)，且因此PMOS晶体管457断开。(见说明此状况的图12的驱动器430。)在重设操作模式期间，PMOS晶体管457由在保护节点409上传送的低电压(例如，0伏)接通以将重设高电压(例如，在UNRSEL线412上传送的7伏)完全传递到未选定RSEL输出。(见说明此状况的图13的驱动器438。)在所示的电路中，将重设高电压限制到不高于晶体管的BVDSS的量值，此做法防止第一耦合电路中的晶体管454、455击穿。因此，由于对于大于击穿电压的高选定输出，下部(即，第二)耦合电路受保护以免于击穿，但上部(即，第一)耦合电路未受保护，所以可将此电路450看作"一侧"保护解码器输出驱动器电路，且因此重设高电压不应超过击穿电压。虽然此驱动器电路451的操作由此图中所示的电路及偏置条件完全揭示，但根据接下来的两个图，可更容易地完全了解精确操作。图12针对设定操作模式描绘四个单独解码器输出驱动器电路430、432、438及440(如图IO中所示)，其分别对应于选定RSEL输出、半选定RSEL输出、对于接收选定RDEC线的解码器输出驱动器电路的未选定RSEL输出，及对于接收未选定RDEC线的解码器输出驱动器电路的选定RSEL输出。图13针对重设操作模式描绘同样四个解码器输出驱动器电路430、432、438及440。现在参看图14，根据本发明的特定实施例，双重极性行解码器500的方框/示意图包括一解码器输出驱动器电路501。可将此解码器输出驱动器电路501看作"两侧"保护驱动器电路。所述图也展示对于设定、重设及读取操作模式的用于各种主要节点的示范性偏置条件。虽然下文描述了特定差异，但此解码器电路500大体上与在图10的方框图中所示的解码器电路一致。通过展示8v的较大量值重设电压而非图11中所示的7v量值，突出此"两侧"保护电路的基本原理。关于图11中所示的电路拓扑，此解码器输出驱动器电路501包括一设置在RDEC节点404与第一耦合电路(晶体管454、455)之间的第四耦合电路(晶体管458、459)(即，将RDEC节点404耦合到中间节点462)。图11中采用的电平移位器电路在此处由逻辑门502、503替换，所述逻辑门502、503可由V33及接地供电且其产生偏置信号408及504。对于设定及重设操作模式两者，节点408、504中的每一者在V33或接地下偏置。可将耦合到给定解码器输出驱动器电路501的RDEC线及UNRSEL线看作与之前一样，且每一者经偏置到同一电压(对于给定操作模式)，如在图ll中所描绘。在劝激意义上，可将第一、第二及第三耦合电路中的每一者大体上看作与之前一样，但节点408、504、418及419上的电压电平与图11中描绘的模拟信号稍有不同，且此电路的具体操作在其细节上不同。可将第四耦合电路看作当在重设操作模式下RSEL输出未被选定时限制第一耦合电路上的电压，且当在设定操作模式下RSEL输出被选定时将RSEL输出耦合到RDEC节点。此处，这些信号408、504、418及419将切换功能与保护功能组合在一起(这也是预解码器468的输出信号充当到NAND门502的输入的原因)。举例而言，节点419耦合到晶体管453及457的栅极，然而也耦合到晶体管459的栅极。当晶体管453及457接通时，其起切换作用以将RSEL输出驱动到UNRSEL节点。然而，当晶体管459接通时，其用以保护第一耦合电路以免于暴露于RSEL输出上的高电压。在设定操作模式期间，在节点408上将V33保护电压传送到晶体管456的栅极，与之前一样，晶体管456用以保护最下部的耦合电路以免于受到原本将出现于此耦合电路上的大的击穿电压。(见更详细地说明此状况的图15的驱动器430。)电源电压V33充当相对于RSEL电压(例如，7.4v)及UNRSEL电压(例如，-0.6v)的方便的中间电压。在重设操作模式期间，在节点419上将V33保护电压传送到PMOS晶体管453、457的栅极。此电压仍足够低而足以完全接通晶体管453、457以将重设高电压(例如，在UNRSEL线412上传送的8伏)完全传递到未选定RSEL输出。然而，在第四耦合电路中，此V33中间电压也耦合到NMOS晶体管459。因此，最上部的耦合电路现在也受保护以免于受到超过击穿电压的重设电压。(见更详细地说明此状况的图13的驱动器438。)因此，由于对于大于击穿电压的高选定输出，最下部的耦合电路受保护以免于击穿，且对于大于击穿电压的高重设电压，最上部的耦合电路受保护以免于击穿，所以可将此电路501看作"两侧"保护解码器输出驱动器电路。虽然相信此驱动器电路501的操作由此图中所示的电路及偏置条件完全揭示，但根据接下来的两个图，可更容易完全了解此电路的精确操作。图15针对设定操作模式描绘四个单独解码器输出驱动器电路430、432、438及440(如图IO中所示)，其分别对应于选定RSEL输出、半选定RSEL输出、对于接收选定RDEC线的解码器输出驱动器电路的未选定RSEL输出，及对于接收未选定RDEC线的解码器输出驱动器电路的选定RSEL输出。图16针对重设操作模式描绘同样四个解码器输出驱动器电路430、432、438及440。在每一图中，指示了所有节点的偏压，且将RSEL输出驱动到RDEC电压或到UNRSEL电压的主要晶体管被指示为"接通"(ON)。从这些图中可了解，对于这8个情形中的每一者，外加于任一晶体管上的电压始终完全地低于击穿电压。具体提及关于图15及图16，RDEC节点与RSEL输出节点之间的两个耦合电路一方面用以当RDEC线与RSEL线的相应电压不同时(例如，见图15及图16两者中的解码器电路配置430)限制所述耦合电路中的任一者上的电压。在每一此情况下，将中间电压提供到这两个耦合电路内的两个NMOS晶体管中的一者以在优选某种程度上接近RDEC电压与RSEL电压之间的中点的电压下将中间节点462偏置。此做法将每一耦合电路上的电压限制到低得多的值，优选限制到小于每一耦合电路内的装置的击穿电压的值(由于预期RDEC电压与RSEL电压之间的差大于击穿电压)。具体而言，中间电压耦合到最靠近具有更高电压的RDEC及RSEL节点的NMOS晶体管的栅极。RDEC节点与RSEL输出节点之间的同样这两个耦合电路另一方面用以提供一路径以将RSEL输出节点完全驱动到RDEC线的电压，无论此路径是上拉路径(例如，在设定模式下)还是下拉路径(例如，在重设模式下)。类似地，UNRSEL节点与RSEL输出节点之间的两个耦合电路一方面用以在UNRSEL线与RSEL线的相应电压不同时(例如，见图15及图16两者中的解码器电路配置430)限制所述耦合电路中的任一者上的电压。在每一此情况下，将中间电压提供到这两个耦合电路内的两个NMOS晶体管中的一者以在优选某种程度上接近UNRSEL电压与RSEL电压之间的中点的电压下将中间节点461偏置。此做法将每一耦合电路上的电压限制到低得多的值，优选限制到小于每一耦合电路内的装置的击穿电压的值。具体而言，中间电压耦合到最靠近具有更高电压的UNRSEL及RSEL节点的NMOS晶体管的栅极。UNRSEL节点与RSEL输出节点之间的同样这两个耦合电路另一方面用以提供一路径以将RSEL输出节点完全驱动到UNRSEL线的电压，无论此路径是上拉路径(例如，在重设模式下)还是下拉路径(例如，在设定模式下)。应注意，本文中描述的解码器可提供其它操作模式。举例而言，通过在这些图中所示的解码器输出驱动器电路节点中的每一者上布置适当电压，可提供待用模式及一个或一个以上测试模式。然而，所述额外操作模式通常并不像设定及重设模式一样需要高电压，且因此未在本文中加以描述。现在参看图17，其描绘一有用的多头字线解码器配置600的方框图。XSELP及XSELN线垂直于字线段而穿过，且RSEL行选择线平行于字线段而穿过。行解码器604产生多个经解码RSEL线，其中的两者被标注为606及608。阵列块选择解码器及偏压产生器电路602产生分别被标注为620、622、624及626的四个经解码源极选择总线XSELN及分别被标注为610、612、614及616的四个反向源极选择总线XSELP。四重(即，四头)字线驱动器电路638包括四个单独字线驱动器电路630，其每一者将相应字线(例如，字线636)耦合到相关联XSELN线(例如，在设定模式下，当选定RSEL606时)或耦合到相关联XSELP线(在设定模式下，当未选定RSEL606时)。如上所述，在设定操作模式下，一个选定XSELN可传送选定偏置电平，且其它XSELN线传送未选定偏置电平。类似地，展示第二四重字线驱动器电路，其包括四个单独字线驱动器电路640，每一者将相应字线(例如，字线646)耦合到相关联XSELN线或耦合到相关联XSELP线。类似的解码结构及阵列组织揭示于前面提到的颁予罗伊E斯库尔林(RoyE.Scheuerlein)的第6,879,505号美国专利中，尤其关于其图9。现在参看图18，其展示表示多头字线解码器700的方框图，多头字线解码器700具有在存储器阵列的至少一部分上间隔开的多个四头驱动器电路(例如，在图17中描绘的驱动器电路)。与之前一样，全局行解码器604产生多个经解码行选择(RSEL)线，其被标注为RSEL[O]、RSEL[l]、......、RSEL[n]，其中的一者(例如，RSEL[i])被标注为606。对于多头字线驱动器电路的每一垂直组702，阵列块选择解码器及偏压产生器电路602产生四个经解码源极选择总线XSELN及四个反向源极选择总线XSELP。每一多头字线驱动器电路(例如，638)响应于由全局行解码器604产生的RSEL线中的相应一者。类似的解码结构及阵列组织揭示于前面提到的颁予罗伊，E，斯库尔林(RoyE.Scheuerlein)的第6，879，505号美国专利中，尤其关于其图10。现在参看图19，其展示一表示一具有分段字线布置的有用的三维存储器阵列的示意图。每一字线由存储器阵列的至少一个(且有利地是一个以上)字线层上的一个或一个以上字线段形成。举例而言，第一字线由设置在存储器阵列的一个字线层上的字线段660及设置在另一字线层上的字线段662形成。字线段660、662由垂直连接658连接以形成第一字线。垂直连接658还提供到通常设置在另一层(例如，在半导体衬底内)中的字线驱动器装置630、632的连接路径。来自全局行解码器(未图示)的RSEL输出606有时将字线段660、662通过装置634耦合到经解码源极选择总线线XSELN626，且在其它时候将字线段660、662通过装置632耦合到经解码反向源极选择总线线XSELP616,如图17中所示。也展示了字线段661、663，其由垂直连接659连接以形成第二字线且提供到耦合到第二RSEL输出608的字线驱动器电路642、644的连接路径。虽然此图描述一示范性阵列配置，但预期与本文中描述的解码器电路一起使用的许多实施例。在特定优选实施例中，利用六头字线驱动器。如在先前提到的第7,054,219号美国专利中所描述，与此六头字线驱动器电路相关联的六个字线对于两个邻近的存储器块是共用的。换句话说，给定六头字线驱动器解码且驱动两个邻近块中的每一者中的六个字线。如所述图所暗示，可将这些邻近块看作分别处于相关联字线驱动器的左侧及右侧。然而，在优选实施例中，所述多头字线驱动器大体上设置在阵列块的下方，且在块之间仅进行到字线的垂直连接。预期具有非镜射阵列(例如，一字线层仅与单个位线层相关联)的特定实施例，例如描述于由卢卡G法索利(LucaG.Fasoli)等人在2005年3月31日申请的标题为"用于在存储器阵列中并入块冗余的方法及设备"("MethodandApparatusforIncorporatingBlockRedundancyinaMemoryArray")的第11/095,907号美国申请案(现在为第7,142,471号美国专利)中，其揭示内容以全文引用的方式并入本文中。确切地说，图15展示在一阵列块的顶部及底部两侧上的4个位线层，一个16头列解码器。此图展示4个位线层中的每一者上的4个位线由单个16头列解码器耦合到顶部数据总线(描述4个I/0层)，且同样同4个位线层中的每一者上的4个位线由单个16头列解码器耦合到底部数据总线(但在所述描述中，两组16个选定位线位于同一阵列块内)。预期其它半镜射实施例，例如，两个位线层共享一字线层以形成两个存储器平面的半镜射实施例。图20为一示范性存储器阵列300的方框图。双重行解码器302、304产生用于所述阵列的行选择线，其每一者穿过阵列300。在此实施例中，字线驱动器电路(未图示)在空间上分布于存储器阵列下方，且通过个别存储器阵列块(其中两者被标注为306、308)的交替侧上的垂直连接(其中的一者被标注为310)而连接到字线。所示的存储器阵列包括两个存储器"条"(strip)318、320，且进一步包括四个列解码器及位线电路块312、314、315、316，其分别在阵列的顶部、中上部、中下部及底部。也可并入有额外条，且每一条可包括一个或一个以上存储器隔间(bay)。每一块内的位线也优选2:1交错以便放宽列相关电路的间距要求。举一实例，使位线322与上部列电路块312相关联(即，由上部列电路块312驱动及感测)，而使位线324与底部列电路块314相关联。在示范性实施例中，存储器阵列300为形成于四个存储器平面中的每一者上的无源元件存储器单元的三维存储器阵列。所述存储器单元优选并入有可微调电阻器元件(如本文中所描述)，且也可包括反熔丝。每一逻辑字线连接到四个字线层(每一者与一相应存储器平面相关联)中的每一者上的一字线段。存储器阵列300的每一条被划分为大量块，例如，块308。在选定存储器阵列块中，这些源极选择总线线XSELN(或反向源极选择总线XSELP)中的一者由行偏置电路解码且驱动到有效偏置条件，且其余总线线(也称为"偏置线")被驱动到非有效条件(即，适合于未选定字线的电压)。因此，单个选定RSEL线优选在选定存储器块中将一个字线驱动为有效，且将所述选定块中的其它N-1个字线驱动到未选定偏置电平。在其它未选定存储器块中，源极及反向源极选择总线中的个别总线线中没有一个被驱动为有效，使得没有字线被有效RSEL线选定。或者，可使未选定阵列块中的源极及反向源极选择总线保持为浮动，尤其在正向模式下。每一行选择线穿过整个存储器条中的所有存储器块，且驱动位于所述条的每一对块(以及另外两个，其每一者分别位于第一及最后块的"外部")"之间"的相应四头字线驱动器。RSEL线也可称为"全局行线"，且也可对应于本文中提及的行解码器输出节点。示范性电路、操作、偏置条件、浮动条件、包括读取及编程模式的操作模式等等的额外细节进一步描述于先前提到的第6,879,505号美国专利中，且另外描述于颁予克里斯朵夫**派提(Christ叩herJ.Petti)等人的标题为"紧密间距的存储器阵列线的晶体管布局酉己置"("TransistorLayoutConfigurationforTight-PitchedMemoryArrayLines")的第7,054,219号美国专利中，其揭示内容以全文引用的方式并入本文中，且进一步描述于由罗伊E斯库尔林(RoyE.Scheuerlein)等人在2005年6月7日申请的标题为"存储器线驱动器的非二进制组的解码电路"("DecodingCircuitforNon-BinaryGroupsofMemoryLineDrivers")的第11/146,952号美国申请案中，其揭示内容以全文引用的方式并入本文中。为了加速全局行线的选择时间，这些RSEL线可由两个层级式行选择解码器520、522(也称为"全局行解码器520、522")在其两端处驱动，每一层级式行选择解码器分别位于阵列外部、在阵列条的左侧及右侧。通过使用层级式解码器结构，全局行解码器520的大小得以减小，因此改进了阵列效率。此外，为了实现改进的测试能力，可方便地提供反向解码模式，如进一步描述于2004年12月30日申请的肯尼斯*K'苏(KennethK.So)等人的"双模式解码器电路、并入有双模式解码器电路的集成电路存储器及相关操作方法"("Dual-ModeDecoderCircuit,IntegratedCircuitMemoryArrayIncorporatingSame,andRelatedMethodsofOperation")(第11/026,493号美国申请案)中，其揭示内容以全文引用的方式并入本文中。所述层级式解码器的示范性电路可参见卢卡G法索利(LucaGFasoli)等人的"使用多头解码器的多电平对密集存储器阵列进行层级式角军码的设备及方法"("ApparatusandMethodforHierarchicalDecodingofDenseMemoryArraysUsingMultipleLevelsofMultiple-HeadedDecoders")(第2006-0146639Al号美国专利申请公开案)，其揭示内容以全文引用的方式并入本文中。在以引用的方式并入本文中的特定文字材料中，示范性四头解码器电路包括四个"选定"偏置线及一单个未选定偏置线。此名称的基本原理是因为如果选定了到给定解码器头的输入(即，被驱动到有效电平)，则所述解码器头将其输出耦合到"选定"偏置线。然而，这决不暗示所展示的所有四个头均将其相应输出驱动到反映正被选定的錄战的电平，因为通常选定偏置线中仅一者实际上在适合于遂^i出的条件下偏置，且其余三个选定偏置线在适合于^遂定输出的条件下偏置。用于多头解码器的这些"选定"偏压在本文中被描述为"源极选择总线"，但其以类似方式操作，除了有注明的以外。一些实施例也包括另一此总线，其是"反向源极选择总线"而非单个未选定偏置线。相反，如果多头解码器的输入节点是非有效或未选定的，则所有所述头均将其相应输出驱动到相关联"未选定"偏置线(或反向源极选择总线的相应总线线)。对于许多有用的实施例，可将所述未选定偏置线组合成由多头解码器的所有头共享的单个偏置线。类似或相关的字线解码器结构及技术(包括此解码的额外层级式电平)、经解码总线(例如，XSELN及XSELP)的偏置电路组织及相关支持电路进一步描述于罗伊，E*斯库尔林(RoyE.Scheuerlein)及马修P科洛雷(MatthewP.Crowley)的标题为"利用具有双重用途的驱动器装置的存储器阵列线驱动器的多头解码器结构"("Multi-HeadedDecoderStructureUtilizingMemoryArrayLineDriverwithDualPurposeDriverDevice")的第6,856,572号美国专利中，其揭示内容以全文引用的方式并入本文中；且描述于罗伊E斯库尔林(RoyE.Scheuerlein)及马修P科洛雷(MatthewP.Crowley)的标题为"特别非常适合于介接具有极小布局间距的阵列线的树状解码器结构"("TreeDecoderStructureParticularlyWeU-SuitedtoInterfacingArrayLinesHavingExtremelySmallLayoutPitch")的第6,859,410号美国专利中，其揭示内容以全文引用的方式并入本文中。现在参看图21，其描绘一个三重阱结构，其用以提供能够被驱动到高于及低于块状衬底的电位(例如，VSS)的特定源极/漏极节点，这对于实现双重极性解码器输出是必要的。PMOS装置(例如，在所述图的右侧展示的代表性PMOS装置)在传统的N阱756中形成。NMOS装置(例如，在所述图的左侧展示的代表性NMOS装置)包围在一个三重阱结构中，其中，中等深度P阱754由深N阱752围绕。在每一操作模式下，所有用于PMOS装置的N阱756共享最正电压，且在每一操作模式下，所有用于NMOS装置的P阱754共享最负电压。现在参看图22，其描绘改进的三重阱结构。PMOS装置围绕在深N阱802中。NMOS装置处于三重阱结构中，其中，中等深度P阱804由用于PMOS装置的相同深N阱802围绕。通过将PMOS深N阱与NMOS三重阱深N阱合并来压縮传递门的布局。这之所以成为可能，是因为传递门电路NMOS及PMOS晶体管的源极及漏极电压是共同电压(即，解码器输出驱动器电路中的每一耦合电路的NMOS及PMOS晶体管并联连接)。与之前一样，在每一操作模式下，PMOS装置的所有N阱806共享最正电压(耦合到N+区域812)，且在每一操作模式下，NMOS装置的所有P阱804共享最负电压(耦合到P+区域808)。此外，在N阱806偏压下，整个解码器输出驱动器电路可使用一共同的深N阱802。此合并的结构避免了具有任何深N阱752到N阱756的间隔限制(如图21中所指示)。应理解，在特定实施例中，存储器阵列可形成在衬底"上"，且各种电路块处于存储器阵列"下"。如本文中所使用，处于衬底或存储器阵列块(其为具有大体上平坦性质的实际物理结构)"上"或"下"是相对于垂直于此衬底或存储器平面的表面的方向而言的。当使用重设编程时，通过"设定"操作模式将每一存储器单元设定回到低电阻状态，通过一次将正向偏压施加到一个位或者一数据页或一擦除块中的许多位，其可用以重写新数据或擦除一组位。可通过选定一块中的多个位线及/或多个字线且将单元设定成低电阻而实现高性能擦除。位线驱动器路径中的电流限制电路限制流到共同字线的总电流。视所选的存储器单元技术及设定电流与重设电流的相对量值及U单元泄漏电流的量值而定，对于设定或擦除操作可选定比对于重设(即，编程)操作少的块。电阻材料的一种选择为形成二极管的多晶硅材料。一反熔丝("AF")可与多晶硅二极管串联，且在制造过程中的格式化步骤中在编程事件前放入所述反熔丝。反熔丝用以限制当设定时单元将传导的最大电流。关于上述各种实施例，许多类型的存储器单元能够使用反向偏压(例如，上述重设模式)来编程。所述单元包括具有金属氧化物(例如，过渡金属氧化物)及二极管的无源元件单元。其它合适的单元包括具有使用二极管选择元件在低R状态与高R状态之间编程的电阻材料的单元。实例包括可编程金属化连接、例如GST材料等相变电阻器、有机材料可变电阻器、复合金属氧化物、碳聚合物膜、碳纳米管电阻器、经掺杂的硫族化物玻璃及含有移动原子以改变电阻的肖特基(Schottky)势垒二极管。所选的电阻材料可提供一次可编程(OTP)存储器单元，或多次写入存储器单元。此外，可采用具有由反向偏置应力修改的传导的多晶硅二极管。在下列论文中提供了对有用的两个端子式存储器单元的描述，所述论文以引用的方式并入本文中(i)皮若瓦诺(Pirovano)等人的"相变存储器中的电子切换"("ElectronicSwitchinginPhase-ChangeMemories",《IEEE电子装置通讯》(IEEETransactionsonElectronicDevices),第51巻，第3期，2003年3月)；(ii)拜耶克(Baek)等人的"后NAND存储应用的多层交点二元氧化物电阻性存储器"("Multi-layerCross-pointBinaryOxideResistiveMemory(OxRRAM)forPost-NANDStorageApplication"，IEEE国际电子装置会议(IEEEInternationalElectronDevicesMeeting),2005年)；(iii)拜耶克(Baek)等人的"使用由不对称单极电压脉冲驱动的简单二元氧化物的高度可调非易失性电阻性存储器"("HighlyScalableNon-volatileResistiveMemoryusingSimpleBinaryOxideDrivenbyAsymmetricUnipolarVoltagePulses"，IEEE国际电子装置会议(IEEEInternationalElectronDevicesMeeting),2004年);及(iv)黄(Hwang)等人的"高密度相变RAM的写入电流减少"("WritingCurrentReductionforHigh-DensityPhase-ChangeRAM",IEEE国际电子装置会议(IEEEInternationalElectronDevicesMeeting),2003年)。额外细节也提供于第6,891,748号美国专利中，其以引用的方式并入本文中。用于反向重设操作的有用的存储器单元描述于S布莱德赫纳(S.BradHerner)等人的标题为"高密度三维存储器单元"("High-DensityThree-DimensionalMemoryCell")的第6，952，030号美国专利中；且也描述于2005年9月28日申请的坦美库马(TanmayKumar)等人的标题为"使用包括具有可微调电阻的可切换半导体存储器元件的存储器单元的方法"("MethodforUsingaMemoryCellComprisingSwitchableSemiconductorMemoryElementwithTrimmableResistance")的第11/237,167号美国申请案中。合适的金属氧化物存储器单元展示于2006年3月31日申请的S'布莱德'赫纳(S.BradHerner)的标题为"包括电阻率切换氧化物或氮化物及反熔丝的多电平非易失性存储器单元"("MultilevelNonvolatileMemoryCellComprisingaResistivity-SwitchingOxideorNitrideandanAntifuse")的第11/394,903号美国申请案中。使用可提供多个电阻状态的相变材料的合适的存储器单元展示于罗伊E斯库尔林(RoyE.Scheuerlein)等人的标题为"包括串联的介电层及相变材料的非易失性存储器单元"("Non-VolatileMemoryCellComprisingaDielectricLayerandaPhaseChangeMaterialinSeries")的第2005-0158950号美国专利申请公开案中。这些以上引用的揭示案中的每一者均以全文引用的方式并入本文中。具有过渡金属氧化物(例如，包括具有钴的过渡金属氧化物)的其它示范性存储器单元及其中指引元件的多晶硅材料自身包含可切换电阻材料的示范性单元描述于以下引用的MA-163-1申请案中。此外，2005年5月9日申请的S.布莱德.赫纳(S.BradHerner)等人的标题为"包括二极管及电阻切换材料的可重写存储器单元"("RewritableMemoryCellComprisingaDiodeandaResistanceSwitchingMaterial")的第11/125,939号美国申请案揭示一种并入有与氧化物(例如，氧化镍)串联的二极管的有用的可重写存储器单元，其中存储器单元的电阻可重复地从低电阻状态切换到高电阻状态及从高电阻状态切换到低电阻状态。2006年3月31日申请的S布莱德赫纳(S.BradHerner)等人的标题为"包括二极管及电阻切换材料的非易失性存储器单元"("NonvolatileMemoryCellComprisingaDiodeandaResistanceSwitchingMaterial")的第11/395,995号美国申请案揭示一种使用正向偏压来设定且使用反向偏压来重设的OTP多电平存储器单元。这些以上引用的揭示案中的每一者以全文引用的方式并入本文中。在本文中描述的许多实施例中，强加于数据路径中的每一相应总线线的精确偏置条件可独立地控制。对于数据路径的每一位，可调整对于设定及重设驱动器中的每一者的具体电压及电流设定。结果，预期与本文中描述的结构中的许多结构一起使用的具有两个以上状态的特定存储器单元(即，"多电平"存储器单元)。示范性多电平存储器单元描述于2005年9月28日申请的坦美库马(TanmayKumar)等人的标题为"用于使用包括具有可微调电阻的可切换半导体存储器元件的存储器单元的方法"("MethodforUsingaMemoryCellComprisingSwitchableSemiconductorMemoryElementwithTrimmableResistance")的第11/237,167号美国申请案中(其揭示内容以全文引用的方式并入本文中)及以下引用的MA-163-1申请案中。可用于实践本发明的示范性无源元件存储器单元及相关非易失性存储器结构描述于下列文献中，其每一者以全文引用的方式并入本文中颁予马克G约翰逊(MarkG.Johnson)等人的标题为"垂直堆叠的现场可编程非易失性存储器和制造方法"("VerticallyStackedFieldProgrammableNonvolatileMemoryandMethodofFabrication")的第6,034,882号美国专利；颁予N乔汉克劳(N.JohanKnall)等人的标题为"三维存储器阵列和制造方法"("ThreeDimensionalMemoryArrayandMethodofFabrication")的第6,420,215号美国专利；颁予马克约翰逊(MarkJohnson)等人的标题为"垂直堆叠的现场可编程非易失性存储器禾口制造方法"("Vertically-Stacked,FieldProgrammable,NonvolatileMemoryandMethodofFabrication")的第6,525,953号美国专利；颁予米歇尔*维沃达(MichaelVyvoda)等人的标题为"用于存储多位数字数据的数字存储器方法和系统"("DigitalMemoryMethodandSystemforStoringMultiple-BitDigitalData")的第6，490，218号美国专利；颁予米歇尔维沃达(MichaelVyvoda)等人的标题为"有源装置中的电隔离柱"("ElectricallyIsolatedPillarsinActiveDevices")的第6,952,043号美国专利；及S布莱德赫纳(S.BradHerner)等人的标题为"不具有介电反熔丝的具有高及低阻抗状态的非易失性存储器单元"("NonvolatileMemoryCellWithoutaDielectricAntifuseHavingHigh-andLow-ImpedanceStates")的第US2005-0052915号美国专利申请公开案。下列申请案(每一者均在2006年7月31日申请)描述可用于实践本发明的存储器单元结构、电路、系统及方法，其中的每一者均以全文引用的方式并入本文中罗伊斯库尔林(RoyScheuerlein)及坦美库马(TanmayKumar)的标题为"多用存储器单元和存储器阵列"("Multi-UseMemoryCellandMemoryArray")的第11/496,985号美国申请案，现在为第2007/0069276号美国公开案("10519-141"申请案)；罗伊斯库尔林(RoyScheuerlein)及坦美库马(TanmayKumar)的标题为"用于使用多用存储器单元和存储器阵列的方法"("MethodforUsingaMulti-UseMemoryCellandMemoryArray")的第11/496,984号美国申请案，现在为第2007/0070690号美国公开案("10519-150"申请案)；罗伊'斯库尔林(RoyScheuerlein)的标题为"混合用途存储器阵列"("Mixed-UseMemoryArray")的第11/496,874号美国申请案("10519-142"申请案)；罗伊.斯库尔林(R0yScheuerlein)的标题为"用于使用混合用途存储器阵列的方法"("MethodforUsingaMixed-UseMemoryArray")的第11/496,983号美国申请案("10519-151"申请案)；罗伊斯库尔林(RoyScheuerlein)及克里斯朵夫派提(ChristopherPetti)的标题为"具有不同数据状态的混合用途存储器阵列"("Mixed-UseMemoryArrayWithDifferentDataStates")的第11/496,870号美国申请案("10519-149"申请案)；罗伊斯库尔林(RoyScheuerlein)及克里斯朵夫派提(ChristopherPetti)的标题为"用于使用具有不同数据状态的混合用途存储器阵列的方法"("MethodforUsingaMixed-UseMemoryArrayWithDifferentDataStates")的第11/497,021号美国申请案("10519-152"申请案)；罗伊*斯库尔林(RoyScheuerlein)的标题为"非易失性存储器中的受控脉冲操作"("ControlledPulseOperationsinNon-VolatileMemory")的第11/461,393号美国申请案("SAND-01114US0"申请案)；罗伊'斯库尔林(RoyScheuerlein)的标题为"用于非易失性存储器中的受控脉冲操作的系统"("SystemsforControlledPulseOperationsinNon-VolatileMemory")的第11/461,399号美国申请案("SAND-01114US1"申请案);罗伊斯库尔林(RoyScheuerlein)及克里斯朵夫J派提(ChristopherJ.Petti)的标题为"高带宽一次现场可编程存储器"("HighBandwidthOne-TimeField-ProgrammableMemory")的第11/461,410号美国申请案("SAND-01115US0"申请案)；罗伊斯库尔林(RoyScheuerlein)及克里斯朵夫J派提(ChristopherJ.Petti)的标题为"用于高带宽一次现场可编程存储器的系统"("SystemsforHighBandwidthOne-TimeField-ProgrammableMemory")的第11/461,419号美国申请案("SAND-01115US1"申请案)；罗伊斯库尔林(RoyScheuerlein)及坦美库马(TanmayKumar)的标题为"非易失性存储器中的反向偏置微调操作"("ReverseBiasTrimOperationsinNon-VolatileMemory")的第11/461,424号美国申请案("SAND-01117US0"申请案)；罗伊斯库尔林(RoyScheuerlein)及坦美库马(TanmayKumar)的标题为"用于非易失性存储器中的反向偏置微调操作的系统"("SystemsforReverseBiasTrimOperationsinNon-VolatileMemory")的第11/461,431号美国申请案("SAND-01117US1"申请案)；坦美库马(TanmayKumar)、S布莱德赫纳(S.BradHerner)、罗伊E斯库尔林(RoyE.Scheuerlein)及克里斯朵夫J派提(ChristopherJ.Petti)的标题为"用于使用包括具有可微调电阻的可切换半导体存储器元件的存储器单元的方法"("MethodforUsingaMemoryCellComprisingSwitchableSemiconductorMemoryElementw池TrimmableResistance")的第11/496,986号美国申请案，现在为第2007/0072360号美国公开案("MA-163-1"申请案)；卢卡G法索利(LucaG.Fasoli)、克里斯朵夫J派提(ChristopherJ.Petti)及罗伊.E.斯库尔林(RoyE.Scheuerlein)的标题为"并入有可逆极性字线和位线解码器的无源元件存储器阵歹U"("PassiveElementMemoryArrayIncorporatingReversiblePolarityWordLineandBitLineDecoders")的第11/461,339号美国申请案("023-0048"申请案)；卢卡G法索利(LucaGFasoli)、克里斯朵夫J派提(ChristopherJ,Petti)及罗伊.E.斯库尔林(RoyE.Scheuerlein)的标题为"用于使用并入有可逆极性字线和位线解码器的无源元件存储器阵列的方法"("MethodforUsingaPassiveElementMemoryArrayIncorporatingReversiblePolarityWordLineandBitLineDecoders")的第11/461,364号美国申请案("023-0054"申请案)；罗伊.E'斯库尔林(RoyE.Scheuerlein)、泰勒'绍普(TylerThorp)及卢卡'G'法索利(LucaGFasoli)的标题为"用于读取多电平无源元件存储器单元阵列的设备"("ApparatusforReadingaMulti-LevelPassiveElementMemoryCellArray")的第11/461,343号美国申请案("023-0049"申请案)；罗伊'E'斯库尔林(RoyE.Scheuerlein)、泰勒'绍普(TylerThorp)及卢卡'G'法索利(LucaG.Fasoli)的标题为"用于读取多电平无源元件存储器单元阵列的方法"("MethodforReadingaMulti-LevelPassiveElementMemoryCellArray")的第11/461，367号美国申请案("023-0055"申请案)；罗伊E斯库尔林(RoyE.Scheuerlein)及卢卡G法索利(LucaG.Fasoli)的标题为"用于将读取/写入电路耦合到存储器阵列的双重数据相关总线"("DualData-DependentBussesforCouplingRead/WriteCircuitstoaMemoryArray")的第11/461,352号美国申请案("023-0051"申请案)；罗伊E斯库尔林(RoyE.Scheuerlein)及卢卡G法索禾U(LucaGFasoli)的标题为"用于使用用于将读取/写入电路耦合到存储器阵列的双重数据相关总线的方法"("MethodforUsingDualData-DependentBussesforCouplingRead/WriteCircuitstoaMemoryArray")的第11/461,369号美国申请案("023-0056"申请案)；罗伊E斯库尔林(RoyE.Scheuerlein)、卢卡G法索利(LucaG.Fasoli)及克里斯朵夫"*派提(ChristopherJ.Petti)的标题为"并入有两个用于存储器阵列块选择的数据总线的存储器阵歹!j"("MemoryArrayIncorporatingTwoDataBussesforMemoryArrayBlockSelection")的第11/461,359号美国申请案("023-0052"申请案)；罗伊E斯库尔林(RoyE.Scheuerlein)、卢卡G法索利(LucaG.Fasoli)及克里斯朵夫'J'派提(ChristopherJ.Petti)的标题为"用于使用两个用于存储器阵列块选择的数据总线的方法"("MethodforUsingTwoDataBussesforMemoryArrayBlockSelection")的第11/461,372号美国申请案("023-0057"申请案)；罗伊..E斯库尔林(RoyE.Scheuerlein)及卢卡G法索利(LucaGFasoli)的标题为"用于块可选择存储器阵列的层级式位线偏置总线"("HierarchicalBitLineBiasBusforBlockSelectableMemoryArray")的第11/461,362号美国申请案("023-0053"申请案)；及罗伊E斯库尔林(RoyE.Scheuerlein)及卢卡G法索利(LucaG.Fasoli)的标题为"用于使用用于块可选择存储器阵列的层级式位线偏置总线的方法"("MethodforUsingaHierarchicalBitLineBiasBusforBlockSelectableMemoryArray")的第11/461,376号美国申请案("023-0058"申请案)。应了解，本文中所展示的具体示范性实施例已经在具体数字实例的上下文中描述，例如，经解码输出的数目、解码器头的数目、总线线的数目、数据总线的数目、存储器隔间内的阵列块的数目及存储器条的数目。可使用本发明的教示来实施与其它设计目标一致的其它变化。为了清晰起见，并未展示及描述本文中描述的实施方案的所有常规特征。多数存储器阵列经设计而具有相对高的均匀度。举例而言，通常，每个位线包括同样数目的存储器单元。作为另一实例，为了解码电路的容易性及效率，位线、字线、阵列块乃至存储器平面的数目在数目上通常为二的整数幂(即，2N)。但对于本发明的实施例中的任何者，当然不需要此规则性或一致性。举例而言，不同层上的字线段可包括不同数目的存储器单元，存储器阵列可包括三个存储器平面，第一及最后阵列块内的字线段在存储器单元数目或位线配置方面及对存储器阵列设计的一般一致性的许多其它不规则变化中的任何者方面可不同。除非在权利要求书中另有明确叙述，否则不应将此一般规则性(即使如在本文中描述的实施例中所示)引入到任一权利要求的意义内。应了解，名称顶部、左侧、底部及右侧仅为对于存储器阵列的四侧的方便的描述性术语。可将一块的字线段实施为水平定向的字线段的两个相互交叉(inter-digitated)组，且可将一块的位线实施为垂直定向的位线的两个相互交叉组。每一相应组的字线或位线可由在所述阵列的四侧中的一者上的相应解码器/驱动器电路及相应感测电路服务。如本文中所使用，字线(例如，包括字线段)及位线通常表示正交的阵列线，且通常遵循此项技术中的常见假定至少在读取操作期间驱动字线且感测位线。此外，如本文中所使用，"全局线"(例如，全局选择线)为跨越一个以上存储器块的阵列线，但不应得出暗示此全局线必须穿过整个存储器阵列或大致穿过整个集成电路的特定推论。虽然上述特定实施例利用多个经解码RDEC线，但应了解，本发明可用于使用仅单个RDEC线的实施例。此外，也具体预期所描述的实施例的电压极性"双重"。举例而言，可采用具有与此处所示的电源反相的电源及/或具有带有反相极性的各种节点的其它电路。如本文中所使用，耦合包括直接及间接(即，经由介入结构或节点)两种耦合。此外，如本文中所使用，特别是在击穿电压的上下文中，可将至多为第二电压的75%或至少比第二电压低2伏的第一电压看作"实质性小于"第二电压。如本文中所使用，"偏置节点"为传送电压的节点。实例包括(但不限于)电源节点、接地节点、解码器电路的输出、电压参考产生器的输出等。如本文中所使用，"选定"线(例如，阵列块内的选定位线)对应于同时由多头解码器电路选定的所述位线，且每一者耦合到对应总线线。所述位线可或可不也由数据或I/O电路选定以实际上执行给定读取、编程、设定、重设或擦除操作。举例而言，如果16头列解码器同时"选择"16个位线且将所述16个位线耦合到给定总线(例如，SELN总线)，则预期所述位线中无一者、一个位线、一个以上位线或此组16个位线中的所有位线可实际上接收适合于给定操作模式的选定偏置条件，而其余位线可接收未选定偏置条件。可将此总线描述为"数据相关"总线。在其它实施例中，可存在在给定总线上传送的一个以上此"选定"偏置条件，例如，当将两个同时选定的存储器单元编程到不同数据状态时。如本文中所使用，"上拉"电路路径指用于将节点驱动到较高电压电平的电路。同样，"下拉"电路路径指用于将节点驱动到较低电压电平的电路。此"上拉"电路路径可存在于上部耦合电路或下部耦合电路中。换句话说，在给定节点上/#翁的耦合电路未必为上拉电路(但对于特定操作模式，其可能为上拉电路)。如本文中所使用，除非上下文另有需要，否则VWW电压为在解码器及阵列线驱动器中使用的最高电压(即，最正)，且对于不同操作模式可具有不同量值。通常期望此VWW电压由电荷泵电路产生。除非上下文另有需要，否则VNN电压为在解码器及阵列线驱动器中使用的最低电压(即，最负)，且对于不同操作模式可具有不同量值。至少对于特定操作模式，通常期望此VWW电压由电荷泵电路产生，且在其它操作模式期间，此VWW电压可连接到电源节点(例如，VSS)。如本文中所使用，一无源元件存储器阵列包括多个2端子式存储器单元，其每一者连接在相关联X线(例如，字线)与相关联Y线(例如，位线)之间。此存储器阵列可为二维(平面)阵列，或可为具有一个以上存储器单元平面的三维阵列。每一此存储器单元具有非线性传导性，其中反向方向(即，从阴极到阳极)上的电流比正向方向上的电流低。无源元件存储器阵列可为一次可编程(即，写入一次)存储器阵列或读取/写入(即，写入多次)存储器阵列。通常可将所述无源元件存储器单元看作具有在一方向上引导电流的电流指引元件及能够改变其状态的另一组件(例如，熔丝、反熔丝、电容器、电阻性元件等)。当存储器元件被选定时，可通过感测电流流动或电压降来读取所述存储器元件的编程状态。本说明书中的第一、第二、第三等元件在本文中的名称未必需要使用元件的相同相对编号来如此解释权利要求书。应将此相对编号的任何排列看作巧合的而非控制的。各图中的各种阵列线的方向性仅为了方便于容易描述阵列中的两组交叉线。如本文中所使用，一集成电路存储器阵列为单体集成电路结构，而非封装在一起或十分邻近的一个以上集成电路装置。可使用连接方框的单个节点的术语来描述本文中的方框图。然而，应了解，当上下文需要时，此"节点"可实际上表示用于传送差分信号的一对节点，或者可表示用于载运若千相关信号或用于载运形成一数字字或其它多位信号的多个信号的多个单独导线(例如，总线)。相信可使用本文中描述的与其它众所周知的电路及半导体制造技术一致的技术来形成本文中描述的电路及结构。可将存储器系统看作包括提供数据存储的至少一存储器装置的系统。存储器系统(即，存储卡)通常用以存储用于与各种电子产品一起使用的数字数据。存储器系统通常可从电子系统移除，因此所存储的数字数据是可携带的。根据本发明的存储器系统可具有相对小的形状因子且可用以存储用于获取数据的电子产品(例如，消费型电子产品)的数字数据，所述电子产品例如是相机、手持型或笔记本计算机、网卡、网络设备、机顶盒、手持型或其它小型媒体(例如，音频)播放器/录音机(例如，MP3装置)、个人数字助理、移动电话及医用监视器。可有利地将上述实施例并入到包括存储器系统的电子系统内。虽然电路及物理结构大体上是假设的，但应很好地认识到，在现代半导体设计及制造中，物理结构及电路可实施于适合于在随后设计、测试或制造阶段中使用的计算机可读描述形式以及所得的所制造的半导体集成电路中。因此，针对传统电路或结构的权利要求可与基于计算机可读编码及其表现形式所读取的其特定语言一致，所述计算机可读编码及其表现形式实施于媒体中或与合适的读取器设施组合以允许对应电路及/或结构的制造、测试或设计改进。预期本发明包括电路、包括所述电路的封装模块、利用所述电路及/或模块及/或其它存储器装置的系统、相关操作方法、制造所述电路的相关方法及所述电路及方法的计算机可读媒体编码，其均如本文中所描述且如随附权利要求书中所界定。如本文中所使用，计算机可读媒体包括至少磁盘、磁带或其它磁性、光学半导体(例如，快闪存储卡、ROM),或电子媒体及网络、有线、无线或其它通信媒体。电路的编码可包括电路示意图信息、物理布局信息、行为模拟信息，且/或可包括可根据其表示或传达所述电路的任一其它编码。前述细节描述已描述了本发明的许多可能实施方案中的仅几个实施方案。出于此原因，希望此详细描述是说明且并非限制。在不脱离本发明的范围及精神的情况下，可基于本文中阐明的描述进行本文中所揭示的实施例的变化及修改。希望仅随附权利要求书(包括所有等效内容)界定本发明的范围。此外，具体地预期上述实施例单独使用以及以各种组合形式使用。因此，本文中未描述的其它实施例、变化及改进未权利要求1.一种用于操作解码器电路的方法，所述方法包含在第一偏置节点上，为第一操作模式传送第一选定电压，且为第二操作模式传送第二选定电压；在第二偏置节点上，为所述第一操作模式传送第一未选定电压，且为所述第二操作模式传送第二未选定电压；当解码器输出节点被选定时，通过相应解码器输出驱动器电路的第一耦合电路将所述解码器输出节点耦合到所述第一偏置节点；通过相应解码器输出驱动器电路的第二及第三耦合电路，当在所述第一操作模式下所述解码器输出节点未被选定时，将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第一未选定电压，且当在所述第二操作模式下所述解码器输出节点未被选定时，将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第二未选定电压；及当在所述第一及第二操作模式中的每一者下所述解码器输出节点被选定时，限制所述第二及第三耦合电路中的每一者上的相应电压。2.根据权利要求1所述的方法，其进一步包含对于选定解码器输出，在所述第一操作模式下，将所述第二及第三耦合电路上的所述相应电压限制到实质性小于所述第一选定电压与所述第一未选定电压之间的差的值，且在所述第二操作模式下，将所述第二及第三耦合电路上的所述相应电压限制到实质性小于所述第二选定电压与所述第二未选定电压之间的差的值。3.根据权利要求l所述的方法，其中所述第一选定电压大于所述第二选定电压；所述第二未选定电压大于所述第一未选定电压；所述第一选定电压大于所述第一未选定电压；且所述第二未选定电压大于所述第二选定电压。4.根据权利要求1所述的方法，其中所述第一耦合电路包含与第一NMOS装置并联的第一PMOS装置；所述第二耦合电路包含与第二PMOS装置并联的第二NMOS装置；所述第一PMOS装置及所述第二NMOS装置响应于第一输入信号；所述第一NMOS装置及所述第二PMOS装置响应于第二输入信号；且在所述第一及第二操作模式两者下，所述第一及第二输入信号包含互补信号。5.根据权利要求4所述的方法，其中所述第三耦合电路包含与第三PMOS装置并联的第三NMOS装置；且所述第三NMOS装置响应于第三输入信号。6.根据权利要求5所述的方法，其进一步包含在所述第一操作模式下，当选定解码器输出节点处于所述第一选定电压时，在所述第一选定电压与所述第一未选定电压之间的电压下偏置所述第三输入信号，以将所述第二耦合电路上的所述电压限制到小于所述第一选定电压与所述第一未选定电压之间的所述差的值。7.根据权利要求1所述的方法，其进一步包含通过与相应解码器输出驱动器电路的所述第一耦合电路串联的第四耦合电路，当在所述第一操作模式下所述解码器输出节点被选定时将所述解码器输出节点耦合到在所述第一偏置节点上传送的所述第一选定电压，且当在所述第二操作模式下所述解码器输出节点被选定时将所述解码器输出节点耦合到在所述第一偏置节点上传送的所述第二选定电压，及当在所述第一及第二操作模式中的每一者下所述解码器输出节点未被选定时，限制所述第一及第四耦合电路中的每一者上的相应电压。8.根据权利要求7所述的方法，其进一步包含-对于未选定解码器输出，在所述第一操作模式下，将所述第一及第四耦合电路上的所述相应电压限制到实质性小于所述第一选定电压与所述第一未选定电压之间的所述差的值，且在所述第二操作模式下，将所述第一及第四耦合电路上的所述相应电压限制到实质性小于所述第二选定电压与所述第二未选定电压之间的所述差的值。9.根据权利要求7所述的方法，其中所述第一耦合电路包含与第一PMOS装置并联的第一NMOS装置；所述第二耦合电路包含与第二PMOS装置并联的第二NMOS装置；所述第三耦合电路包含与第三PMOS装置并联的第三NMOS装置；且所述第四耦合电路包含与第四PMOS装置并联的第四NMOS装置。10.根据权利要求9所述的方法，其中所述第一PMOS装置、所述第二NMOS装置及所述第四PMOS装置响应于第一输入信号；所述第一NMOS装置、所述第二PMOS装置及所述第三PMOS装置响应于第二输入信号；所述第三NMOS装置响应于第三输入信号；且所述第四NMOS装置响应于第四输入信号。11.根据权利要求9所述的方法，其进一步包含在所述第一及第二操作模式两者下，当所述解码器输出节点及所述第一偏置节点处于不同电压时，将具有处于所述解码器输出节点与所述第一偏置节点的相应电压之间的值的中间电压耦合到所述第一及第四NMOS晶体管中的一者。12.根据权利要求ll所述的方法，其中如果所述第一偏置节点的所述电压大于所述解码器输出节点的所述电压，则将所述中间电压耦合到所述第四NMOS晶体管的栅极端子；且如果所述第一偏置节点的所述电压小于所述解码器输出节点的所述电压，则将所述中间电压耦合到所述第一NMOS晶体管的栅极端子。13.根据权利要求9所述的方法，其进一步包含在所述第一及第二操作模式两者下，当所述解码器输出节点及所述第二偏置节点处于不同电压时，将具有处于所述解码器输出节点与所述第二偏置节点的相应电压之间的值的中间电压耦合到所述第二及第三NMOS晶体管中的一者。14.根据权利要求ll所述的方法，其中如果所述第二偏置节点的所述电压大于所述解码器输出节点的所述电压，则将所述中间电压耦合到所述第二NMOS晶体管的栅极端子；且如果所述第二偏置节点的所述电压小于所述解码器输出节点的所述电压，则将所述中间电压耦合到所述第三NMOS晶体管的栅极端子。15.根据权利要求7所述的方法，其进一步包含-操作所述第一及第四耦合电路以当第一选择电压大于第一未选择电压时，在所述第一操作模式下提供用于将选定解码器输出节点完全驱动到在所述第一偏置节点上传送的所述第一选择电压的上拉路径，且当第二选择电压小于第二未选择电压时，在所述第二操作模式下提供用于将选定解码器输出节点完全驱动到在所述第一偏置节点上传送的所述第二选择电压的下拉路径；及操作所述第二及第三耦合电路以当所述第一未选择电压小于所述第一选择电压时，在所述第一操作模式下提供用于将未选定解码器输出节点完全驱动到在所述第二偏置节点上传送的所述第一未选择电压的下拉路径，且当所述第二未选择电压大于所述第二选择电压时，在所述第二操作模式下提供用于将未选定解码器输出节点完全驱动到在所述第二偏置节点上传送的所述第二未选择电压的上拉路径。16.根据权利要求15所述的方法，其中对于给定操作模式，所述第一、第二、第三及第四耦合电路不需要具有在所述选择电压及所述未选择电压所界定的范围以外的电压的输入信号。17.—种制造并入有解码器电路的集成电路产品的方法，所述方法包含形成第一偏置节点，其用于为第一操作模式传送第一选定电压，且为第二操作模式传送第二选定电压；形成第二偏置节点，其用于为所述第一操作模式传送第一未选定电压，且为所述第二操作模式传送第二未选定电压；及形成多个解码器输出驱动器电路，其每一者分别包含解码器输出节点；第一耦合电路，其用于当所述解码器输出节点被选定时将所述解码器输出节点耦合到所述第一偏置节点；及第二耦合电路，其与第三耦合电路串联耦合，所述第二及第三耦合电路用于当在所述第一操作模式下所述解码器输出节点未被选定时，将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第一未选定电压，且当在所述第二操作模式下所述解码器输出节点未被选定时，将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第二未选定电压，且用于当在所述第一及第二操作模式中的每一者下所述解码器输出节点被选定时，限制所述第二及第三耦合电路中的每一者上的相应电压。18.根据权利要求17所述的方法，其中对于选定解码器输出，在所述第一操作模式下将所述第二及第三耦合电路上的所述相应电压限制到实质性小于所述第一选定电压与所述第一未选定电压之间的差的值，且在所述第二操作模式下将所述第二及第三耦合电路上的所述相应电压限制到实质性小于所述第二选定电压与所述第二未选定电压之间的差的值。19.根据权利要求17所述的方法，其中所述第一耦合电路包含与第一NMOS装置并联的第一PMOS装置；所述第二耦合电路包含与第二PMOS装置并联的第二NMOS装置；所述第一PMOS装置及所述第二NMOS装置响应于第一输入信号；所述第一NMOS装置及所述第二PMOS装置响应于第二输入信号；且在所述第一及第二操作模式两者下，所述第一及第二输入信号包含互补信号。20.根据权利要求19所述的方法，其中所述第三耦合电路包含与第三PMOS装置并联的第三NMOS装置；且所述第三NMOS装置响应于第三输入信号。21.根据权利要求n所述的方法，其进一步包含对于每一解码器输出驱动器电路，形成与所述第一耦合电路串联的第四耦合电路，所述第一及第四耦合电路用于当在所述第一及第二操作模式中的每一者下所述解码器输出节点未被选定时限制所述第一及第四耦合电路中的每一者上的相应电压，且用于当在所述第一操作模式下所述解码器输出节点被选定时将所述解码器输出节点耦合到在所述第一偏置节点上传送的所述第一选定电压，且当在所述第二操作模式下所述解码器输出节点被选定时将所述解码器输出节点耦合到在所述第一偏置节点上传送的所述第二选定电压。22.根据权利要求21所述的方法，其中对于未选定解码器输出，在所述第一操作模式下将所述第一及第四耦合电路上的所述相应电压限制到实质性小于所述第一选定电压与所述第一未选定电压之间的所述差的值，且在所述第二操作模式下将所述第一及第四耦合电路上的所述相应电压限制到实质性小于所述第二选定电压与所述第二未选定电压之间的所述差的值。23.根据权利要求21所述的方法，其中所述第一耦合电路包含与第一PMOS装置并联的第一NMOS装置；所述第二耦合电路包含与第二PMOS装置并联的第二NMOS装置；所述第三耦合电路包含与第三PMOS装置并联的第三NMOS装置；且所述第四耦合电路包含与第四PMOS装置并联的第四NMOS装置。24.根据权利要求23所述的方法，其中所述第一PMOS装置、所述第二NMOS装置及所述第四PMOS装置响应于第一输入信号；所述第一NMOS装置、所述第二PMOS装置及所述第三PMOS装置响应于第二输入信号；所述第三NMOS装置响应于第三输入信号；且所述第四NMOS装置响应于第四输入信号。25.根据权利要求21所述的方法，其中所述第一及第四耦合电路操作以当第一选择电压大于第一未选择电压时，在所述第一操作模式下提供用于将选定解码器输出节点完全驱动到在所述第一偏置节点上传送的所述第一选择电压的上拉路径，且操作以当第二选择电压小于第二未选择电压时，在所述第二操作模式下提供用于将选定解码器输出节点完全驱动到在所述第一偏置节点上传送的所述第二选择电压的下拉路径；且所述第二及第三耦合电路操作以当所述第一未选择电压小于所述第一选择电压时，在所述第一操作模式下提供用于将未选定解码器输出节点完全驱动到在所述第二偏置节点上传送的所述第一未选择电压的下拉路径，且操作以当所述第二未选择电压大于所述第二选择电压时，在所述第二操作模式下提供用于将未选定解码器输出节点完全驱动到在所述第二偏置节点上传送的所述第二未选择电压的上拉路径。26.根据权利要求25所述的方法，其中对于给定操作模式，所述第一、第二、第三及第四耦合电路不需要具有在所述选择电压及所述未选择电压所界定的范围以外的电压的输入信号。27.—种解码器电路，其包含第一偏置节点，其用于为第一操作模式传送第一选定电压，且为第二操作模式传送第二选定电压；第二偏置节点，其用于为所述第一操作模式传送第一未选定电压，且为所述第二操作模式传送第二未选定电压；多个解码器输出驱动器电路，其每一者分别包含-解码器输出节点；第一耦合电路，其用于当所述解码器输出节点被选定时将所述解码器输出节点耦合到所述第一偏置节点；及第二耦合电路，其与第三耦合电路串联耦合，所述第二及第三耦合电路用于当在所述第一操作模式下所述解码器输出节点未被选定时，将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第一未选定电压，且当在所述第二操作模式下所述解码器输出节点未被选定时，将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第二未选定电压，且用于当在所述第一及第二操作模式中的每一者下所述解码器输出节点被选定时限制所述第二及第三耦合电路中的每一者上的相应电压。28.根据权利要求27所述的电路，其中对于选定解码器输出，在所述第一操作模式下将所述第二及第三耦合电路上的所述相应电压限制到实质性小于所述第一选定电压与所述第一未选定电压之间的差的值，且在所述第二操作模式下将所述第二及第三耦合电路上的所述相应电压限制到实质性小于所述第二选定电压与所述第二未选定电压之间的差的值。29.根据权利要求27所述的电路，其中所述第一选定电压大于所述第二选定电压；所述第二未选定电压大于所述第一未选定电压；所述第一选定电压大于所述第一未选定电压；且所述第二未选定电压大于所述第二选定电压。30.根据权利要求27所述的电路，其中每一解码器输出驱动器电路经配置以-在所述第一操作模式下，在选定解码器输出上传送高选定电压且在未选定解码器输出上传送低未选定电压；及在所述第二操作模式下，在选定解码器输出上传送低选定电压且在未选定解码器输出上传送高未选定电压。31.根据权利要求27所述的电路，其中所述第一耦合电路包含与第一NMOS装置并联的第一PMOS装置；所述第二耦合电路包含与第二PMOS装置并联的第二NMOS装置；所述第一PMOS装置及所述第二NMOS装置响应于第一输入信号；所述第一NMOS装置及所述第二PMOS装置响应于第二输入信号；且在所述第一及第二操作模式两者下，所述第一及第二输入信号包含互补信号。32.根据权利要求31所述的电路，其中-所述第三耦合电路包含与第三PMOS装置并联的第三NMOS装置；且所述第三NMOS装置响应于第三输入信号。33.根据权利要求32所述的电路，其中在所述第一操作模式下当选定解码器输出节点处于所述第一选定电压时，在所述第一选定电压与所述第一未选定电压之间的电压下偏置所述第三输入信号，以将所述第二耦合电路上的电压限制到小于所述第一选定电压与所述第一未选定电压之间的所述差的值。34.根据权利要求32所述的电路，其中所述第三PMOS装置响应于第四输入信号；在所述第一操作模式下，在所述第一选定电压与所述第一未选定电压之间的电压下偏置所述第三及第四输入信号中的一者，且在所述第一选定电压及所述第一未选定电压中的一者下偏置所述第三及第四输入信号中的另一者；且在所述第二操作模式下，在所述第二选定电压及所述第二未选定电压中的一者下偏置所述第三及第四输入信号中的一者，且在所述第二选定电压及所述第二未选定电压中的另一者下偏置所述第三及第四输入信号中的另一者。35.根据权利要求34所述的电路，其中在所述第一操作模式下，在所述第一选定电压与所述第一未选定电压之间的电压下偏置所述第三输入信号，且在所述第一选定电压下偏置所述第四输入信号；且在所述第二操作模式下，在所述第二未选定电压下偏置所述第三输入信号，且在所述第二选定电压下偏置所述第四输入信号。36.根据权利要求27所述的电路，其中每一解码器输出驱动器电路进一步包含第四耦合电路，其与所述第一耦合电路串联耦合，所述第一及第四耦合电路用于当在所述第一及第二操作模式中的每一者下所述解码器输出节点未被选定时，限制所述第一及第四耦合电路中的每一者上的相应电压，且用于当在所述第一操作模式下所述解码器输出节点被选定时，将所述解码器输出节点耦合到在所述第一偏置节点上传送的所述第一选定电压，且当在所述第二操作模式下所述解码器输出节点被选定时，将所述解码器输出节点耦合到在所述第一偏置节点上传送的所述第二选定电压。37.根据权利要求36所述的电路，其中对于未选定解码器输出，在所述第一操作模式下将所述第一及第四耦合电路上的所述相应电压限制到实质性小于所述第一选定电压与所述第一未选定电压之间的差的值，且在所述第二操作模式下将所述第一及第四耦合电路上的所述相应电压限制到实质性小于所述第二选定电压与所述第二未选定电压之间的差的值。38.根据权利要求36所述的电路，其中所述第一耦合电路包含与第一PMOS装置并联的第一NMOS装置；所述第二耦合电路包含与第二PMOS装置并联的第二NMOS装置；所述第三耦合电路包含与第三PMOS装置并联的第三NMOS装置；且所述第四耦合电路包含与第四PMOS装置并联的第四NMOS装置。39.根据权利要求38所述的电路，其中所述第一PMOS装置、所述第二NMOS装置及所述第四PMOS装置响应于第一输入信号；所述第一NMOS装置、所述第二PMOS装置及所述第三PMOS装置响应于第二输入信号；所述第三NMOS装置响应于第三输入信号；且所述第四NMOS装置响应于第四输入信号。40.根据权利要求38所述的电路，其中在所述第一及第二操作模式两者下，当所述解码器输出节点及所述第一偏置节点处于不同电压时，所述第一及第四NMOS晶体管中的一者响应于具有其值处于所述解码器输出节点与所述第一偏置节点的相应电压之间的中间电压。41.根据权利要求40所述的电路，其中如果所述第一偏置节点的所述电压大于所述解码器输出节点的所述电压，则将所述中间电压耦合到所述第四NMOS晶体管的栅极端子；且如果所述第一偏置节点的所述电压小于所述解码器输出节点的所述电压，则将所述中间电压耦合到所述第一NMOS晶体管的栅极端子。42.根据权利要求38所述的电路，其中在所述第一及第二操作模式两者下，当所述解码器输出节点及所述第二偏置节点处于不同电压时，所述第二及第三NMOS晶体管中的一者响应于具有其值处于所述解码器输出节点与所述第二偏置节点的相应电压之间的中间电压。43.根据权利要求40所述的电路，其中如果所述第二偏置节点的所述电压大于所述解码器输出节点的所述电压，则将所述中间电压耦合到所述第二NMOS晶体管的栅极端子；且如果所述第二偏置节点的所述电压小于所述解码器输出节点的所述电压，则将所述中间电压耦合到所述第三NMOS晶体管的栅极端子。44.根据权利要求36所述的电路，其中所述第一及第四耦合电路操作以当第一选择电压大于第一未选择电压时，在所述第一操作模式下提供用于将选定解码器输出节点完全驱动到在所述第一偏置节点上传送的所述第一选择电压的上拉路径，且操作以当第二选择电压小于第二未选择电压时，在所述第二操作模式下提供用于将选定解码器输出节点完全驱动到在所述第一偏置节点上传送的所述第二选择电压的下拉路径；且所述第二及第三耦合电路操作以当所述第一未选择电压小于所述第一选择电压时，在所述第一操作模式下提供用于将未选定解码器输出节点完全驱动到在所述第二偏置节点上传送的所述第一未选择电压的下拉路径，且操作以当所述第二未选择电压大于所述第二选择电压时，在所述第二操作模式下提供用于将未选定解码器输出节点完全驱动到在所述第二偏置节点上传送的所述第二未选择电压的上拉路径。45.根据权利要求44所述的电路，其中对于给定操作模式，所述第一、第二、第三及第四耦合电路不需要具有在所述选择电压及所述未选择电压所界定的范围以外的电压的输入信号。46.根据权利要求27所述的电路，其进一步包含多个第一偏置节点，其用于在所述第一偏置节点中的选定一者上为所述第一操作模式传送所述第一选定电压且为所述第二操作模式传送所述第二选定电压，且用于在所述第一偏置节点中的未选定者上为所述第一操作模式传送所述第一未选定电压且为所述第二操作模式传送所述第二未选定电压；及多个解码器输出驱动器电路，每-一多个解码器输出驱动器电路与所述多个第一偏置节点中的相应一者相关联。47.根据权利要求46所述的电路，其进一步包含第一预解码器及偏置电路，其响应于多个第一地址信号，用于产生所述多个第一偏置节点。48.根据权利要求47所述的电路，其进一步包含第二预解码器电路，其响应于多个第二地址信号，用于产生用于一组相关联解码器输出驱动器电路的多个经解码信号，每一经解码信号耦合到所述多个第一偏置节点中的相应一者。49.根据权利要求46所述的电路，其中每一解码器输出驱动器电路进一步包含第四耦合电路，其与所述第一耦合电路串联耦合，所述第一及第四耦合电路用于当在所述第一及第二操作模式中的每一者下所述解码器输出节点未被选定时限制所述第一及第四耦合电路中的每一者上的所述相应电压，且用于当在所述第一操作模式下所述解码器输出节点被选定时，将所述解码器输出节点耦合到在所述第一偏置节点上传送的所述第一选定电压，且当在所述第二操作模式下所述解码器输出节点被选定时，将所述解码器输出节点耦合到在所述第一偏置节点上传送的所述第二选定电压。50.根据权利要求49所述的电路，其中所述第一及第四耦合电路操作以当所述第一选择电压大于所述第一未选择电压时，在所述第一操作模式下提供用于将选定解码器输出节点完全驱动到在所述第一偏置节点上传送的所述第一选择电压的上拉路径，且操作以当所述第二选择电压小于所述第二未选择电压时，在所述第二操作模式下提供用于将选定解码器输出节点完全驱动到在所述第一偏置节点上传送的所述第二选择电压的下拉路径；且所述第二及第三耦合电路操作以当所述第一未选择电压小于所述第一选择电压时，在所述第一操作模式下提供用于将未选定解码器输出节点完全驱动到在所述第二偏置节点上传送的所述第一未选择电压的下拉路径，且操作以当所述第二未选择电压大于所述第二选择电压时，在所述第二操作模式下提供用于将未选定解码器输出节点完全驱动到在所述第二偏置节点上传送的所述第二未选择电压的上拉路径。51.根据权利要求27所述的电路，其进一步包含相应多个阵列线驱动器电路，其与每一解码器输出相关联，借此形成多头解码器电路。52.—种解码器电路，其包含第一多个解码器输出驱动器电路，其每一者分别包含第一传递门电路，其耦合在相应解码器输出节点与同所述第一多个解码器输出驱动器电路相关联的第一偏置节点之间；第二传递门电路，其耦合在第一中间节点与同所述第一多个解码器输出驱动器电路相关联的第二偏置节点之间；及第三传递门电路，其耦合在所述解码器输出节点与所述第一中间节点之间。53.根据权利要求52所述的电路，其中每一传递门电路分别包含与NMOS装置并联的PMOS装置。54.根据权利要求52所述的电路，其中所述第一偏置节点为所述第一操作模式传送高选定电压且为所述第二操作模式传送低选定电压；且所述第二偏置节点为所述第一操作模式传送低未选定电压且为所述第二操作模式传送高未选定电压。55.根据权利要求52所述的电路，其进一步包含相应多个阵列线驱动器电路，其与每一解码器输出相关联，借此形成多头解码器电路。56.根据权利要求52所述的电路，其中所述第一多个解码器输出驱动器电路中的每一者进一步包含第四传递门电路，其耦合在所述第一偏置节点与所述第一传递门电路之间，从而在其间界定第二中间节点。57.—种解码器电路，其包含第一偏置节点，其用于为第一操作模式传送第一选定电压，且为第二操作模式传送第二选定电压；第二偏置节点，其用于为所述第一操作模式传送第一未选定电压，且为所述第二操作模式传送第二未选定电压；多个解码器输出驱动器电路，其每一者分别包含解码器输出节点；选择构件，其用于当所述解码器输出节点被选定时将所述解码器输出节点耦合到所述第一偏置节点；未选择构件，其用于当在所述第一操作模式下所述解码器输出节点未被选定时将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第一未选定电压，且当在所述第二操作模式下所述解码器输出节点未被选定时将所述解码器输出节点耦合到在所述第二偏置节点上传送的所述第二未选定电压；及用于当相应操作模式的所述相应选定电压与未选定电压之间的差大于装置击穿电压时将所述未选择构件中的个别装置上的相应电压限制到小于所述装置击穿电压的值的构件。58.根据权利要求57所述的电路，其中所述第一选定电压大于所述第二选定电压；所述第二未选定电压大于所述第一未选定电压；所述第一选定电压大于所述第一未选定电压；且所述第二未选定电压大于所述第二选定电压。59.根据权利要求57所述的电路，其中所述选择构件包含用于当在所述第一操作模式下所述解码器输出节点被选定时将所述解码器输出节点耦合到在所述第一偏置节点上传送的所述第一选定电压，且当在所述第二操作模式下所述解码器输出节点被选定时将所述解码器输出节点耦合到在所述第一偏置节点上传送的所述第二选定电压的构件；且所述解码器电路进一步包含用于当相应操作模式的所述相应选定电压与未选定电压之间的所述差大于所述装置击穿电压时将所述选择构件中的个别装置上的相应电压限制到小于所述装置击穿电压的值的构件。60.根据权利要求59所述的电路，其中所述选择构件当第一选择电压大于第一未选择电压时在所述第一操作模式下提供用于将选定解码器输出节点完全驱动到在所述第一偏置节点上传送的所述第一选择电压的上拉路径，且当第二选择电压小于第二未选择电压时在所述第二操作模式下提供用于将选定解码器输出节点完全驱动到在所述第一偏置节点上传送的所述第二选择电压的下拉路径；且所述未选择构件当所述第一未选择电压小于所述第一选择电压时在所述第一操作模式下提供用于将未选定解码器输出节点完全驱动到在所述第二偏置节点上传送的所述第一未选择电压的下拉路径，且当所述第二未选择电压大于所述第二选择电压时在所述第二操作模式下提供用于将未选定解码器输出节点完全驱动到在所述第二偏置节点上传送的所述第二未选择电压的上拉路径。61.根据权利要求60所述的电路，其中对于给定操作模式，所述选择及未选择构件不包含具有在所述选择电压及所述未选择电压所界定的范围以外的电压的电路节点。62.根据权利要求57所述的电路，其进一步包含多个第一偏置节点，其用于在所述第一偏置节点中的选定一者上为所述第一操作模式传送所述第一选定电压且为所述第二操作模式传送所述第二选定电压，且用于在所述第一偏置节点中的未选定者上为所述第一操作模式传送所述第一未选定电压且为所述第二操作模式传送所述第二未选定电压；及多个解码器输出驱动器电路，每一多个解码器输出驱动器电路与所述多个第一偏置节点中的相应一者相关联。全文摘要本发明揭示一种可逆极性解码器电路，其尤其适合于实施多头解码器结构，例如，可用于对字线进行解码，且尤其可用于3D存储器阵列中。所述解码器电路将过驱动电压偏压提供到半选定字线驱动器电路的栅极以将半选定字线稳固地维持在非有效电平。如果在击穿电压下或接近所述击穿电压偏置所述存储器阵列，则此过驱动电压可大于解码器晶体管的击穿电压。然而，在所描述的实施例中，对于所述解码器电路的任一操作极性而言，所述解码器电路在不在所述解码器晶体管中的任一者上外加大于所述击穿电压的电压的情况下实现此目的。文档编号G11C11/413GK101627437SQ200780050936公开日2010年1月13日申请日期2007年12月19日优先权日2006年12月31日发明者严天宏,卢卡·G·法索利,罗伊·E·朔伊尔莱因申请人:桑迪士克3D公司