专利名称：具有冗余的感测放大器的制作方法
技术领域：
本发明通常涉及电子电路，并且更具体地涉及感测放大器电路。
背景技术：
存储器阵列例如随机存取存储器(RAM)通常包括多个存储器单元，每个存储器单元存储表示该单元的逻辑状态(如〃 0〃或〃 1〃 )的电压。在存储器阵列中使用感测放大器以便感测所选择的存储器单元的输出电压，从而读取各单元各自的逻辑状态。
随着技术上的进步，存储器单元不断地縮小尺寸。不幸地，存储器单元尺寸的减小伴随着来自存储器单元的感测电压的减小。此外，随着技术继续縮小(存储器单元的尺寸)，在感测放大器中的各晶体管器件之间的局部失配变得更显著，由此导致了感测放大器中的偏移电压的增加。由于感测放大器中各器件之间的局部阈值电压和电流失配所导致的偏移电压与存储器单元中存储的各逻辑状态之间的减小的电压差分相结合，降低了在读取操作期间的分辨率，并且强调了在感测放大器中降低DC偏移的重要性。
McClure的美国专利No. 5， 455， 798公开了将存储器阵列布置为具有冗余列的块，每个冗余列可以替代任何一块中的一列。包括了多个冗余感测放大器，其每一个与选择的冗余列相关联。冗余感测放大器由冗余列解码器控制。每个冗余感测放大器的耦合由与每个输入/输出端相关联的冗余多路复用器控制。然而，尽管该方案允许替换感测放大器(如果发现缺陷的话)，但是所需要的冗余水平将显著地增加存储器阵列的尺寸，因此不是期望的。 因此，需要改善的感测放大器，其不会受困于传统的感测放大器表现出的上述一个或多个问题。
发明内容
本发明通过在其示例性实施例中提供其中包括冗余元件的感测放大器来满足上述需要。在确定感测放大器的偏移大于提供可靠工作的规定量时，将冗余元件切换到工作中。通过用冗余元件仅替代感测放大器的一部分，从而根据本发明的实施例的技术有利地提供了感测放大器冗余，而不增加新的列或整个新的感测放大器，因此降低了需要的半导体区域的量。 根据本发明的实施例，感测放大器包括第一感测元件和对于第一感测元件是冗余的第二感测元件。感测放大器还包括被配置为在感测放大器的偏移大于规定量时在第一和第二感测元件之间切换的开关电路。 根据本发明的另一方面，感测放大器分别包括第一和第二差分输入级，第一和第二差分输入级可选择性地连接到差分输入/输出节点并且适于接收提供到该差分输入/输出节点的差分信号。第二差分输入级与第一差分输入级大体上匹配并且对于第一差分输入级是冗余的。感测放大器还可以包括操作地连接在感测放大器的电源与第一和第二差分输入级中的至少其中一个之间的负载级。负载级被操作为在规定工作点处偏移第一和第二差分输入级中的至少其中一个。控制电路连接到第一和第二差分输入级，根据输送到控制电路的至少一个控制信号，控制电路被操作为选择性地使能第一和第二差分输入级之一。
根据本发明的另一实施例，电子系统包括存储器阵列以及至少一个感测放大器，存储器阵列包括多个存储器单元，感测放大器连接到存储器阵列以便选择性地读取存储器阵列中的至少其中一个存储器单元的逻辑状态。感测放大器包括第一和第二感测元件，第二感测元件对于第一感测元件是冗余的。感测放大器还包括用于在感测放大器的偏移大于规定量时在第一和第二感测元件之间切换的开关电路。 根据本发明的另一方面，降低在感测放大器中的偏移的方法包括以下步骤在感测放大器中提供第一感测元件；在感测放大器中提供第二感测元件，第二感测元件对于第一感测元件是冗余的；确定感测放大器的偏移；以及在感测放大器的偏移大于规定量时在第一和第二感测元件之间切换。 结合附图阅读以下本发明的示例性实施例的具体实施方式
，本发明的这些及其它目的、特征以及优势将变得清楚。
图1是描述示例性存储器电路的至少一部分的示意图，该示例性存储器电路可以被修改以实施本发明的技术。 图2A是描述根据本发明实施例形成的示例性存储器电路的至少一部分的示意图。 图2B是描述根据本发明实施例的、可以与图2A的存储器电路一起使用的示例性控制信号发生器的示意图。 图3是描述根据本发明的另一实施例形成的示例性存储器电路的至少一部分的示意图。
具体实施例方式
在本文中将在使用的示例性感测放大器电路的背景中描述本发明，例如在包括多个存储器单元以及耦合到各存储器单元以便选择性地访问各存储器单元的多个位线的存储器阵列的背景中描述本发明。然而，应该理解，本发明不局限于这些或任何其它特定电路布置。更合适地，本发明更适用于有利地减小感测放大器中的偏移的技术，而不显著地影响性能和/或显著地增加感测放大器的尺寸。 尽管可以利用如可以利用互补金属氧化物半导体(CMOS)制造工艺形成的p沟道金属氧化物半导体(PM0S)和n沟道金属氧化物半导体(NM0S)晶体管器件来实现本文中描述的本发明的各种实施方式，然而应当理解，本发明不局限于上述晶体管器件和/或上述制造工艺，并且本领域技术人员应当理解，可以类似地采用其它适合的器件例如双极结晶体管(BJT)等等和/或其它适合的制造工艺(如双极的、双CM0S等等)。此外，尽管本发明的优选实施例典型地在硅片中制造，本发明的实施例可以可选地在包括其它材料的晶片中制造，所述其它材料包括但不限于砷化镓(GaAs)、磷化铟(InP)等等。 图1是描述示例性存储器电路100的至少一部分的示意图。存储器电路100包括感测放大器102和连接到该感测放大器的列多路复用器104。列多路复用器104连接到多
6个互补位线对，BLT[O]禾P BLC
、BLT[1]禾P BLC[l]、以及BLT[n-l]禾P BLC[n-l]，其中n是 大于l的整数。〃 BLT〃指定真实位线(true bit line)，并且〃 BLC〃指定给定的互补位 线对的互补位线。如命名暗示的，由互补位线BLC传送的信号将是由对应的真实位线BLT 传送的信号的逻辑补。各位线对连接到存储器电路100中的各存储器单元(未示出)，并且 用来分别在读取或写入操作期间从存储器单元传送数据或者将数据传送到存储器单元。根 据提供到多路复用器的一个或多个控制信号CONTROLS,列多路复用器104至少部分地用于 将选择的互补位线对分别通过真实和互补数据线DLT和DLC连接到感测放大器102。为了 节省篇幅，尽管典型的存储器阵列可以包括多个上述列，但是仅示出了存储器电路100中 的一列的一部分。 感测放大器102包括差分输入级106，差分输入级106通过负载级108连接到感测 放大器的电源，例如VDD。输入级106分别连接到存储器电路100的真实和互补数据线DLT 和DLC。输入级106优选地包括以交叉耦合(cross-coupled)布置的方式连接在一起的一 对NMOS晶体管器件NO和Nl。更具体地，器件NO的漏极(D)和器件Nl的栅极(G)连接到 互补数据线DLC， NO的源极(S)在节点CN1处连接到Nl的源极，并且NO的栅极和Nl的漏 极连接到真实数据线DLT。器件NO和Nl的交叉耦合布置使得输入级106能够锁存从存储 器电路100中的选择的存储器单元读取并且在线DLT和DLC上传送的数据。如在位线的情 形下，由互补数据线DLC传送的数据将是由真实数据线DLT传送的数据的逻辑补。
应当理解，由于金属氧化物半导体(MOS)器件本质上是对称的并且因此是双向 的，因此在MOS器件中源极和漏极指定的分配基本上是任意的。因此，大体上，在本文中可 以将源极和漏极分别称为第一和第二源极/漏极，其中〃 源极/漏极〃 在上下文中表示源 极或漏极。 形成输入级106的虚拟地的节点CN1可以直接连接或通过开关电路110或替代 的控制电路连接到感测放大器102的电压返回(voltagereturn)，所述电压返回可以接地。 如图所示，可以利用NMOS器件N2实现开关电路110， NMOS器件N2的源极接地，漏极在节 点CN1处连接到输入级106，并且栅极适于接收控制信号STROBE,控制信号STROBE可以是 用于选择性地激活感测放大器的数据选通信号。例如，在控制信号STROBE是逻辑高电平 (如〃 1 〃 ；VDD)时，器件N2将被导通，从而将输入级106接地。当STROBE是逻辑低电平 (如"0〃 0伏)时，器件N2将关断，使输入级106从接地断开，从而禁用感测放大器102。
负载级108优选地包括以交叉耦合布置的方式连接在输入级106和电源VDD之间 的一对PMOS晶体管器件PO和Pl。更具体地，器件PO和PI的源极连接到VDD， PO的漏极 连接到Nl的漏极，P1的漏极连接到NO的漏极，PO的栅极连接到NO的栅极，并且PI的栅极 连接到Nl的栅极。输入级106和负载级108的组合基本上形成一对交叉耦合的反相器，其 中第一反相器包括器件PI和N0，以及第二反相器包括器件PO和Nl 。该共同锁存配置经常 被用作静态RAM (SRAM)中的存储元件。 为了缓存从选择的存储器单元中读取并且分别在真实和互补数据线DLT和DLC上 锁存的差分信号，可以采用一对缓存器10和II。具体地，缓存器10的输入连接到互补数 据线DLC，并且10的输出形成感测放大器102的互补数据输出DC。同样地，缓存器II的输 入连接到真实数据线DLT，并且II的输出形成感测放大器102的真实数据输出DT。应当理 解，尽管在感测放大器102中描述了反相缓存器，然而可以替代地采用非反相缓存器。
随着半导体制造技术的进步，存储器单元尺寸典型地縮小并且在存储器单元之内的电压成比例地縮小，以便降低在该单元之内的峰值电场，否则的话该峰值电场可能会损伤该单元。因此，减小了在该存储器单元中存储的二进制数据表示的两种状态之间的存储器单元输出电压的差。例如，利用某些集成电路(IC)工艺技术，在存储器单元中表示逻辑〃 l"状态和逻辑〃 0〃状态的输出电压之间的差可以小于约70毫伏。不幸地是，除了
必须检测更小的差信号之外，ic尺寸的减小还导致了感测放大器中局部失配的增加，从而
增大了感测放大器中的直流(DC)偏移。取决于感测放大器可能经历的工艺、电压和/或温度(PVT)条件的变化，增大的DC偏移可能会接近约30毫伏，增大的DC偏移还降低了感测放大器的分辨率和噪音容限。 在感测放大器中的偏移的主要来源可以归因于在形成感测放大器输入级的各器件之间的失配。 一种降低输入级106中的失配的方法为，使匹配的器件NO和Nl的尺寸充分地大，从而局部的IC工艺异常引起的各器件尺寸的任何失配变得影响更小。然而，该方案显著地增加了感测放大器的尺寸，因此不是期望的。 图2A是描述根据本发明实施例形成的示例性存储器电路200的至少一部分的示意图。类似于图1所示的存储器电路100，存储器电路200优选地包括感测放大器202和连接到该感测放大器的列多路复用器204或替代的开关电路。列多路复用器204连接到多个互补位线对BLT[O]禾P BLC[O]、 BLT[l]禾P BLC[l]、以及BLT[n-l]禾P BLC[n-l]，其中n是大于1的整数。各位线连接到存储器电路200中的各存储器单元(未示出)，并且用来分别在读取或写入操作期间从存储器单元传送数据或者将数据传送到存储器单元。根据提供到多路复用器的一个或多个控制信号CONTROLS,列多路复用器204至少部分地用于将选择的互补位线对分别通过真实和互补数据线DLT和DLC连接到感测放大器202。数据线DLT和DLC在本文中可以被称为差分输入/输出线，并且连接到这些线的感测放大器节点可以被称为差分输入/输出节点。应当理解，为了节约篇幅，尽管典型的存储器阵列可以包括多个上述列，然而仅示出了存储器电路200中的一列的一部分。 感测放大器202包括通过负载级208连接到感测放大器的电源(例如VDD)的第一差分输入级206。第一差分输入级206分别连接到真实和互补数据线DLT和DLC。第一差分输入级206包括以交叉耦合布置方式连接在一起的一对匹配的NMOS晶体管器件NO和N1，器件N0的漏极和器件N1的栅极连接到互补数据线DLC，NO的源极在节点CN1处连接到Nl的源极，并且NO的栅极和Nl的漏极连接到真实数据线DLT。如前所述，器件NO和Nl的交叉耦合布置使得第一差分输入级206能够锁存从存储器电路200中的选择的存储器单元读取并且在线DLT和DLC上传送的数据。 节点CN1可以直接或通过第一开关电路210或替代的控制电路连接到感测放大器202的电压返回，从而使能第一差分输入级206，其中感测放大器202的电压返回可以接地。如图所示，可以利用NMOS器件N2来实现第一开关电路210，NM0S器件N2的源极接地，漏极在节点CN1处连接到第一差分输入级206，并且栅极适于接收第一控制信号STROBE
，第一控制信号STROBE
可以是用于选择性地激活感测放大器的数据选通信号。例如，当信号STROBE[O]是逻辑高电平时，器件N2将被导通，从而将第一差分输入级206接地。当信号STROBE
是逻辑低电平时，器件N2将被关断，从接地断开第一差分输入级206，从而禁用至少该第一差分输入级。
负载级208优选地包括以交叉耦合布置的方式连接在第一差分输入级206和VDD之间的一对PMOS晶体管器件PO和Pl。更具体地，器件PO和PI的源极连接到VDD， PO的漏极连接到器件Nl的漏极，PI的漏极连接到器件NO的漏极，PO的栅极连接到NO的栅极，并且P1的栅极连接到N1的栅极。当然，负载级208仅仅是示例性的，本发明不意图为局限于示出的具体电路结构。 以与图1中描述的存储器电路100 —致的方式，在感测放大器202内包括一对缓存器IO和II，以便缓存从选择的存储器单元读取并且分别锁存在真实和互补数据线DLT和DLC上的差分信号。具体地，缓存器IO的输入连接到互补数据线DLC，并且IO的输出形成感测放大器202的互补数据输出DC。同样地，缓存器II的输入连接到真实数据线DLT，并且II的输出形成感测放大器202的真实数据输出DT。应当理解，尽管在感测放大器102中描述了反相缓存器，然而可以类似地采用非反相缓存器。 感测放大器202还包括与第一差分输入级206并联连接的第二差分输入级212。具体地，第二差分输入级212包括以交叉耦合布置方式连接在一起的一对NMOS晶体管N4和N5，器件N4的漏极和器件N5的栅极连接到真实数据线DLT， N4的源极在节点CN2处连接到N5的源极，并且N4的栅极和N5的漏极连接到互补数据线DLC。类似于第一差分输入级206中的器件NO和Nl，器件N4和N5互相匹配以便使偏移最小化。在这方面，第一和第二差分输入级206和212优选地分别基本上彼此相同。 可以在感测放大器202中提供操作为将节点CN2接地的第二开关电路214，第二开关电路214用于选择性地使能第二差分输入级212。可以利用NMOS器件N3来实现第二开关电路214，NM0S器件N3的源极接地，漏极在节点CN2处连接到第二差分输入级212，并且栅极适于接收第二控制信号STROBE[l]， STROBE[l]可以是数据选通信号。例如，当信号STROBE[l]是逻辑高电平时，器件N3将被导通，从而将第一差分输入级206接地。当信号STROBE[l]是逻辑低电平时，器件N3将被关断，从接地断开第二差分输入级212，从而禁用感测放大器202。 第二差分输入级212是冗余级，其原因在于，理想地仅在第一差分输入级206中的失配引起的感测放大器202中的偏移大于规定量时才使用该第二差分输入级212。应当理解，第一和第二差分输入级206和212分别优选地在感测放大器202中不被同时使能，因此在任何给定时间，控制信号STORBE[O]和STROBE[l]仅有其中之一是有效的。例如，当STROBE[O]是逻辑高电平时，STROBE[l]是逻辑低电平，反之亦然。第一差分输入级206可以用作默认的输入级，而第二差分输入级212可以用作冗余输入级，尽管这些指定基本上是任意的。 可以在外部生成用于分别选择性地激活第一和第二差分输入级206和212的控制信号STROBE
和STROBE [1]，并且将其输送到感测放大器202。替代地，可以在感测放大器202之内生成这些信号。例如，图2B描述了根据本发明的示例性实施例的示例性信号发生器电路250，其可以用在感测放大器202中，用于生成控制信号STROBE
和STROBE [1]。参考图2B，信号发生器电路250包括电阻器Rl或替代的电阻性元件(如MOS晶体管)，电阻器Rl或替代的电阻性元件的第一端接地并且第二端通过第一熔丝Fl连接到VDD，所述第一熔丝在节点CTL处连接到电阻器R1。尽管本发明不限于R1的任何具体电阻值，然而电阻器Rl优选地具有相对高的电阻值(如大于约100千欧姆)，以便最小化在信号发生器250
9中消耗的电流。 信号发生器电路250还分别包括表现逻辑AND (与)功能的第一和第二 AND门NDO和NDl。 AND门NDO和NDl中的每一个的第一输入(A)优选地被操作为接收输送到信号发生器电路250的选通信号STROBE。 AND门NDO的第二输入(B)适于接收节点CTL处的信号，AND门NDl的第二输入(B)适于接收节点CTL处的信号的逻辑补。AND门NDO的输出被操作为生成控制信号STROBE[O]并且AND门NDl的输出被操作为生成控制信号STROBE[l]。
在默认状态下，熔丝Fl不被烧断，因此节点CTL处的信号将基本上等于VDD (如逻辑高电平)。因此，AND门NDO的第二输入将处于逻辑高电平，并且AND门NDl的第二输入将处于逻辑低电平(作为节点CTL处的信号的逻辑补)。选通信号STROBE优选地是正常情况下为逻辑低电平的脉冲，因此控制信号STROBE[O]和STROBE[l]正常情况下将处于逻辑低电平。由于信号STROBE[O]和STROBE[l]处于逻辑低电平，将分别使第一和第二开关电路210和214关断，从而分别禁用第一和第二差分输入级206和212。在需要激活感测放大器202时，例如在读取操作期间，选通信号STROBE脉冲跳到逻辑高电平。在STROBE是逻辑高电平时，控制信号STROBE[O]将处于逻辑高电平并且控制信号STROBE[l]将保持在逻辑低电平。 在确定第一差分输入级206中的偏移超过规定阈值时，熔丝F1可以被断开(如使熔丝通过大电流以熔化形成熔丝的金属、激光烧断、等等)。电阻器Rl用作下拉器件，从而在熔丝F1被烧断时，节点CTL处的信号被拉到逻辑低电平。因此，NDO的第二输入将处于逻辑低电平，并且ND1的第二输入将处于逻辑高电平。在选通信号STROBE为逻辑高电平时，控制信号STROBE[O]将保持处于逻辑低电平并且控制信号STROBE[l]将处于逻辑高电平，从而使能第二差分输入级212。 如本领域技术人员根据本文中阐明的教导将清楚的，可以类似地构想替代的信号生成电路以便生成控制信号STROBE[O]和STROBE[l]。例如，可以利用控制节点CTL处的电压的寄存器的实施方式取代信号发生器电路250中的熔丝F1和电阻器R1。用这种方式，能够选择性地对控制信号STROBE
和STROBE [1]编程，例如通过初始化例程或者根据存储在寄存器中的值的〃 实时运行(on thefly)〃 。利用该方案，可以单独地测试由第一和第二差分输入级导致的偏移，从而确定在任意给定时间处感测放大器中哪一个输入级取决于感测放大器正经历的变化条件显示出最低的偏移。 图3是描述根据本发明的另一实施例形成的示例性存储器电路300的至少一部分的示意图。存储器电路300包括分别通过真实和互补数据线DLT和DLC耦合到列多路复用器204的感测放大器302。如从图中可以看出，感测放大器302至少在以下方面类似于图2A中示出的感测放大器202 :感测放大器302分别包括第一和第二差分输入级206和212、负载级208、以及连接到第一差分输入级以便选择性地使能第一差分输入级的开关电路210，例外在于感测放大器302还包括连接到第一和第二差分输入级的控制电路304或替代的控制电路。此外，在感测放大器302中移除了图2A中示出的第二开关电路214，并且连接第一和第二差分输入级206、212，以便通过将第二差分输入级212中的器件N4和N5的源极连接到第一差分输入级206中的节点CN1来共用开关电路210。第一开关电路210和控制电路304可以集成在一起以形成相同的控制电路的至少一部分。 将控制电路304概念性地被描述为一对单刀双掷(SPDT)开关SW1和SW2，开关SW1和SW2适于选择性地将第一和第二差分输入级206和212之一分别连接到真实和互补数据线DLT、DLC。实际上，如对于本领域技术人员根据本文中阐明的技术将清楚的，可以利用例如晶体管器件、多路复用器、传输门等来实现开关SW1和SW2。此外，控制电路304可以包括其它电路(未明确示出)，例如当输入级的任何一个被从数据线断开时阻止第一和第二差分输入级中出现浮置节点的电路。 在可以被表示为开关位置1的第一操作模式中，根据输送到控制电路的至少一个控制信号CTL，控制电路304优选地适于将第一差分输入级206连接到数据线DLT和DLC并且将第二差分输入级212从数据线断开。在可以被表示为开关位置2的第二操作模式中，控制电路304优选地适于根据控制信号CTL将第二差分输入级212连接到数据线DLT和DLC并且将第一差分输入级206从数据线断开。由于控制电路304提供了选择性地将各个输入级206、212连接到数据线的装置，可以将输入级直接接地，从而消除对第一开关电路210的需要。 在根据本发明的另一方面的示例性测试方法中，利用感测放大器中的第一和第二差分输入级两者可以独立地测试含有本文中描述的本发明技术的存储器阵列，从而分别获得第一和第二数据集。具有最低VDD工作电压的数据集优选地被选择用于表示与其对应的最低DC偏移电压。根据另一示例性测试方法，可以利用第一差分输入级来测试存储器阵列，并且如果存储器阵列未能例如在低VDD工作点下满足规定约束，则可以利用第二差分输入级再测试存储器阵列。如果利用第二差分输入级得到了令人满意的测试结果，则可以烧断熔丝或寄存器组以利用第二差分输入级配置感测放大器。 本发明的技术的至少一部分可以在集成电路中实施。在形成集成电路时，典型地以在半导体晶片的表面上的重复图案的方式制造相同的管芯。每个管芯包括本文中描述的器件，并且可以包括其它结构和/或电路。从晶片切割或划片单独的管芯，接着将单独的管芯封装为集成电路。本领域技术人员将明白怎样对晶片划片以及封装管芯以制造集成电路。这样制造的集成电路被认为是本发明的一部分。 可以在使用嵌入式存储器或单机存储器的任何应用和/或电子系统中采用根据本发明的集成电路。用于实施本发明的技术的适合的系统可以包括但不限于个人计算机、通信网络、电子仪器(如自动化测试设备(ATE))、接口网络等等。含有上述集成电路的系统被认为是本发明的一部分。给出在本文中提供的本发明的教导，本领域技术人员将能构想本发明的技术的其它实施方式和应用。 尽管在本文中已经参考附图描述了本发明的示例性实施例，应当理解，本发明不局限于这些明确的实施例，并且本领域技术人员可以作出各种其它改变和修改而不偏离所附权利要求的范围。
权利要求
一种感测放大器，包括第一感测元件；对于第一感测元件是冗余的第二感测元件；以及被配置为在感测放大器的偏移大于规定量时在第一和第二感测元件之间切换的开关电路。
2. 根据权利要求1的感测放大器，其中，第一和第二感测元件中的至少其中一个包括差分输入级，该差分输入级可选择性地连接到感测放大器的差分输入/输出节点并且适于接收提供到该差分输入/输出节点的差分信号。
3. 根据权利要求1的感测放大器，其中所述第一感测元件包括第一差分输入级，该第一差分输入级可选择性地连接到感测放大器的差分输入/输出节点并且适于接收提供到该差分输入/输出节点的差分信号；所述第二感测元件包括第二差分输入级，该第二差分输入级可选择性地连接到感测放大器的差分输入/输出节点并且适于接收提供到该差分输入/输出节点的差分信号，第二差分输入级与第一差分输入级大体上匹配并且对于第一差分输入级是冗余的；以及所述开关电路包括连接到第一和第二差分输入级的控制电路，该控制电路被操作为根据输送到该控制电路的至少一个控制信号选择性地使能第一和第二差分输入级之一，该至少一个控制信号取决于感测放大器的偏移是否大于规定量。
4. 一种感测放大器，包括第一差分输入级，可选择性地连接到感测放大器的差分输入/输出节点并且适于接收提供到该差分输入/输出节点的差分信号；第二差分输入级，可选择性地连接到感测放大器的差分输入/输出节点并且适于接收提供到该差分输入/输出节点的差分信号，第二差分输入级与第一差分输入级大体上匹配并且对于第一差分输入级是冗余的；负载级，操作地连接在感测放大器的电源与第一和第二差分输入级中的至少其中一个之间，该负载级被操作为在规定工作点偏移第一和第二差分输入级中的至少其中一个；以及控制电路，连接到第一和第二差分输入级，该控制电路被操作为根据输送到控制电路的至少一个控制信号选择性地使能第一和第二差分输入级之一。
5. 根据权利要求4的感测放大器，其中，所述控制电路被操作为在检测到与感测放大器有关的规定条件时将第一和第二差分输入级之一连接到差分输入/输出节点。
6. 根据权利要求4的感测放大器，其中，所述控制电路被操作为在感测放大器的偏移大于规定量时将第一和第二差分输入级之一连接到差分输入/输出节点。
7. 根据权利要求4的感测放大器，还包括缓存电路，该缓存电路具有连接到差分输入/输出节点的输入并且在所述缓存电路的输出处生成表示差分输入/输出节点处的各个信号的差分信号。
8. 根据权利要求4的感测放大器，其中，所述负载级包括第一和第二PM0S器件，所述第一和第二 PM0S器件的第一源极/漏极连接到感测放大器的电源，第一 PM0S器件的栅极连接到所述差分输入/输出节点中的第一差分输入/输出节点，第一和第二 PM0S的第二源极/漏极操作地连接到第一和第二差分输入级中的至少其中一个，并且第二 PM0S器件的栅极连接到差分输入/输出节点中的第二差分输入/输出节点。
9. 根据权利要求4的感测放大器，其中，第一和第二差分输入级的每一个包括以交叉耦合配置方式彼此连接的第一和第二 NM0S器件。
10. 根据权利要求9的感测放大器，其中，第一和第二NMOS器件彼此大体上匹配。
11. 根据权利要求9的感测放大器，其中，在第一和第二差分输入级的每一个中，第一和第二 NM0S器件的第一源极/漏极连接到差分输入/输出节点，第一和第二 NM0S器件的第二源极/漏极操作地连接到感测放大器的电压返回，第一 NM0S器件的栅极连接到第二NM0S器件的第一源极/漏极，并且第二 NM0S器件的栅极连接到第一 NM0S器件的第二源极/漏极。
12. 根据权利要求4的感测放大器，其中，所述控制电路包括连接在第一和第二差分输入级与差分输入/输出节点之间的开关电路，该控制电路被操作为根据至少一个控制信号选择性地将第一和第二差分输入级之一连接到差分输入/输出节点。
13. 根据权利要求12的感测放大器，其中，所述控制电路能够根据至少一个控制信号以至少第一和第二模式之一工作，其中，在第一模式中，所述控制电路适于将第一差分输入级连接到差分输入/输出节点并且从该差分输入/输出节点断开第二差分输入级，并且在第二模式中，所述控制电路适于将第二差分输入级连接到差分输入/输出节点并且从差分输入/输出节点断开第一差分输入级。
14. 根据权利要求4的感测放大器，其中，所述控制电路包括第一开关电路，被操作为根据第一控制信号选择性地使能第一差分输入级；以及第二开关电路，被操作为根据第二控制信号选择性地使能第二差分输入级。
15. 根据权利要求14的感测放大器，其中，第一和第二开关电路中的至少其中一个包括NM0S器件，该NM0S器件的第一源极/漏极连接到第一和第二差分输入级中相应的一个，第二源极/漏极连接到感测放大器的电压返回，并且栅极用于接收第一和第二控制信号中相应的一个。
16. 根据权利要求14的感测放大器，还包括控制信号发生器，该控制信号发生器包括电阻性元件，其第一端连接到感测放大器的电压返回；熔丝，其第一端连接到感测放大器的电源并且第二端在第一节点处连接到电阻性元件的第二端；以及第一和第二逻辑AND门，每个AND门的第一输入被操作为接收选通信号，第一AND门的第二输入被操作为接收表示第一节点处的电压电平的信号，第二AND门的第二输入被操作为接收第一节点处的第一信号的逻辑补，第一AND门生成第一控制信号并且第二AND门生成第二控制信号。
17. 根据权利要求4的感测放大器，其中，第二差分输入级对于第一差分输入级是冗余的。
18. —种集成电路，包括如权利要求1的感测放大器。
19. 一种电子系统，包括存储器阵列，包括多个存储器单元；以及至少一个感测放大器，连接到存储器阵列用于选择性地读取存储器阵列中至少其中一个存储器单元的逻辑状态，该至少一个感测放大器包括第一感测元件；对于第一感测元件是冗余的第二感测元件；以及被配置为在感测放大器的偏移大于规定量时在第一和第二感测元件之间切换的开关电路。
20. —种降低感测放大器中的偏移的方法，该方法包括以下步骤在感测放大器中提供第一感测元件；在感测放大器中提供第二感测元件，第二感测元件对于第一感测元件是冗余的；确定感测放大器的偏移；以及在感测放大器的偏移大于规定量时在第一和第二感测元件之间切换。
全文摘要
感测放大器包括第一感测元件和对于第一感测元件是冗余的第二感测元件。感测放大器还包括被配置为在感测放大器的偏移大于规定量时在第一和第二感测元件之间切换的开关电路。
文档编号G11C7/02GK101765886SQ200780100031
公开日2010年6月30日 申请日期2007年8月29日 优先权日2007年8月29日
发明者D·A·伊万斯, D·E·杜德克, R·J·沃兹尼亚克, W·E·韦纳, 彭海泉 申请人:艾格瑞系统有限公司