半导体存储器的制作方法

专利名称：半导体存储器的制作方法
技术领域：
本发明涉及具有由电容器构成的存储单元的半导体存储器，其中，上述 电容器将数据的逻辑值保存为电荷。
背景技术：
作为兼具DRAM (Dynamic Random Access Memory:动态随机存取存储 器)以及闪存器/EEPROM (Electrically Erasable Programmable Read-Only Memory:电可擦可编程只读存储器)的优点的半导体存储装置，已开发了 在存储单元中具有铁电电容器的铁电存储器。铁电存储器将铁电电容器作为 可变电容电容器来工作，并利用对铁电电容器施加的施加电压即使变成零也 会使剩余极化残留的特性，即使不供给电源也能够保持(保存)数据，其中， 上述铁电电容器将铁电体作为绝缘材料。
近年来，提出了被称为位线GND (ground:接地)读取(接地电位传感) 方式的铁电存储器的读取方式。在这种读取方式中，为了在对板线施加电压 时不使位线的电压变动，经由形成在前置传感放大器(pre-sense amp)内的 被称为电荷转移器(charge transfer)的电荷转移电路，将从存储单元读出至 位线的电荷转移(传送)到电荷蓄积电路。被转移到电荷蓄积电路的电荷量 被转换成电压。而且，通过传感放大器(sense amp)以规定的定时(时机) (timing)对与被转换的电压对应的逻辑值进行锁存(latch)，从而读取在 存储单元中保持的数据的逻辑值(例如，参照专利文献l)。
另外，提出了如下方式，即，在前置传感放大器的输出电压达到规定电 压时输出检测信号，在传感放大器中锁存与检测信号同步地从互补的位线读 取的数据(例如，参照专利文献2)。
专利文献1: JP特开2002-133857号公报
专利文献2: JP特开2005-129151号公报
发明内容发明要解决的课题
通常，在半导体存储器的读取工作以及写入工作中，地址解码器、字驱 动器以及传感放大器等控制电路依次工作。因此，例如，利用级联连接
(cascade connection)的延迟电路依次生成这些控制电路用的定时(timing) 信号。由于延迟电路由晶体管等构成，因此延迟电路的延迟时间因半导体存 储器的制造条件的变动而有偏差。另一方面，从存储单元读出至位线的电压 的变化不取决于晶体管的特性，而是恒定的。因此，例如，在晶体管的阈值 电压低的情况下，存在这样的可能性，即，传感放大器在电荷从存储单元充 分地读出至位线之前锁存数据。在前置传感放大器与位线连接的情况下，存 在传感放大器在前置传感放大器的输出电压充分增大之前锁存数据的可能 性。在这样的情况下，半导体存储器进行误动作。
另外，读出至位线的电荷量例如因存储单元电容器的制造条件的偏差而 变动。例如，若制造的电容器的电容值小，则使读出至位线的电荷量减少。 在利用前置传感放大器生成检测信号并且与检测信号同步地在传感放大器 中锁存数据的方式中，若前置传感放大器的输出电压未达到规定的电压，则 不输出检测信号，导致传感放大器不能锁存数据。在这样的情况下，半导体 存储器进行误动作。
本发明的目的在于，在具有由电容器构成的存储单元的半导体存储器 中，在传感放大器中正确地对从存储单元读取的数据进行锁存，防止半导体 存储器的误动作。
解决课题的方法
在本发明的一个方式中，各存储单元具有可存储与数据的逻辑对应的电 荷的电容器，并且与位线连接。电压检测电路被设置为与用于读取互补的数 据的一对位线对应。在进行存储单元的存取时，当读出至一对位线中的一方 的电荷量达到规定量时，电压检测电路输出检测信号。定时生成电路具有级 联连接的多个延迟电路，从延迟电路分别输出定时信号，并响应一个定时信 号而输出传感放大器激活信号。定时生成电路具有屏蔽电路，该屏蔽电路屏 蔽传感放大器激活信号的输出，直至检测信号被输出。输出上述一个定时信 号的延迟电路的后级的延迟电路接收传感放大器激活信号而进行工作。传感放大器判断与传感放大器激活信号同步地从存储单元读出至位线的数据的 逻辑。
在本发明的其他方式中，各存储单元具有可存储与数据的逻辑对应的电 荷的电容器，并且与位线连接。电压检测电路被设置为与用于读取互补的数 据的一对位线对应。在进行存储单元的存取时，当读出至一对位线中的一方 的电荷量达到规定量时，电压检测电路输出检测信号。定时生成电路具有级 联连接的多个延迟电路，从延迟电路分别输出定时信号，并响应定时信号之 一或检测信号而输出传感放大器激活信号。传感放大器判断与传感放大器激 活信号同步地从存储单元读出至位线的数据的逻辑。
在本发明的一个方式中的优选例中，与位线分别连接的前置传感放大器 对经由位线从存储单元读取的数据的电压振幅进行放大。电压检测电路与对 互补的数据进行放大的一对前置传感放大器连接，在进行存储单元的存取 时，当通过一对前置传感放大器中的一方而放大的数据的电压值达到第一电 压时，输出上述检测信号。传感放大器接收通过前置传感放大器而放大的数 据，判断从存储单元读出至上述位线的逻辑。
在本发明的一方式中的优选例中，除了上述延迟电路以外，还设置如下 延迟电路，该延迟电路在数据从存储单元读出至上述位线起经过规定时间后 输出超时信号数据。屏蔽电路具有屏蔽解除电路，该屏蔽解除电路在不输出 检测信号的情况下也为了输出传感放大器激活信号，响应超时信号的输出而 解除屏蔽。
发明的效果
在本发明中，在从存储单元向位线读取了规定量的电荷后(输出了检测 信号后)开始传感放大器的工作。因此，在由于半导体存储器的制造条件的 变动而导致定时信号的输出定时提前的情况下也能够在传感放大器中正确 地锁存从存储单元读取的数据。而且，由于后级侧的延迟电路接收传感放大 器激活信号而进行工作，因此能够按照传感放大器的锁存定时来设定传感放 大器锁存数据之后进行工作的电路的工作定时。其结果，能够防止半导体存 储器的误动作。
另外，在本发明中，响应定时信号之一或检测信号而输出传感放大器激活信号。或者，响应超时信号或检测信号而输出传感放大器激活信号。例如， 在电容器的电容值小并且从存储单元向位线读取的电荷量少的情况下，电压 检测电路不能输出检测信号。或者，使检测信号的输出定时大幅延迟。在这 样的情况下也能够使传感放大器以规定的定时(时机)可靠地工作，在传感 放大器中能够正确地锁存从存储单元读取的数据。因此能够防止半导体存储 器的误动作。


图1是表示本发明半导体存储器的第一实施方式的框图。
图2是表示图1所示的存储单元的详细结构的电路图。
图3是表示图1所示的前置传感放大器的详细结构的电路图。
图4是表示图1所示的传感放大器的详细结构的电路图。
图5是表示图1所示的电压检测电路的详细结构的电路图。
图6是表示图1所示的定时生成电路的详细结构的框图。
图7是表示图3的前置传感放大器以及图4的传感放大器的动作的波形图。
图8是表示图3的前置传感放大器以及图4的传感放大器的动作的其他 例的波形图。
图9是表示图3的前置传感放大器以及图4的传感放大器的动作的其他 例的波形图。
图IO是表示图1所示的铁电存储器的存取动作的波形图。
图11是表示图1所示的铁电存储器的存取动作的其他例的波形图。
图12是表示发明人在本发明之前研究的铁电存储器的存取动作的波形图。
图13是表示本发明第二实施方式的定时生成电路的框图。 图14是表示第二实施方式的铁电存储器的存取动作的波形图。 图15是表示本发明第三实施方式的定时生成电路的框图。 图16是表示第三实施方式的前置传感放大器以及传感放大器的动作的 波形图。
图n是表示本发明半导体存储器的第四实施方式的框图。
8图18是表示图17所示的传感放大器的详细结构的电路图。 图19是表示本发明第五实施方式的定时生成电路的框图。 图20是表示本发明半导体存储器的第六实施方式的框图。
图21是表示第六实施方式的铁电存储器的存取动作的波形图。 图22是表示电压检测电路的其他例的电路图。
具体实施例方式
下面，利用附图对本发明的实施方式进行说明。图中的双圆形(double circle)表示外部端子。图中，用粗线表示的信号线由多根线构成。与粗线连 接的区块(block)的一部分由多个电路构成。对于经由外部端子而供给的信 号，使用与端子名相同的附图标记。对于用于传输信号的信号线，使用与信 号名相同的附图标记。在末尾附带"Z"的信号表示正逻辑。在末尾附带"X" 的信号以及在前端附带"/"的信号表示负逻辑。
图1表示本发明半导体存储器的第一实施方式。使用CMOS工序在硅基 板上形成铁电存储器FM而作为该半导体存储器。铁电存储器FM例如用作 为IC卡等无线标签(RFID)的工作存储器、移动电话等移动终端的工作存 储器。铁电存储器FM具有地址缓冲器ADB、命令缓冲器CMDB、行解码 器(row decoder) RDEC、定时生成电路TGEN、列解码器(column decoder) CDEC、板驱动器PD、字驱动器WD、存储器核心CORE、电压捡测电路 VDET以及数据输出缓冲器BUF。在图1中，主要记载有在读取工作中所需 的电路。因此，省略了在写入工作中所需的数据输入缓冲器以及写放大器等 的电路的记载。
地址缓冲器ADB经由地址端子接收地址信号AD，并将接收到的信号输 出至行解码器RDEC以及列解码器CDEC。行解码器RDEC对地址信号的高 位比特(highbit)(行地址)进行解码而生成行解码信号，并将所生成的信 号输出至字驱动器WD以及板驱动器PD。列解码器CDEC对地址信号的低 位比特(lowbit)(列地址)进行解码而生成列解码信号，并将所生成的信 号输出至数据输出缓冲器BUF等。
命令缓冲器CMDB经由命令端子接收芯片选择信号/CS以及允许写入信 号(write enable signal) /WE等命令信号，并对接收到的信号进行译码，将读取信号RDZ或写入信号WRZ输出至定时生成电路TGEN。定时生成电路 TGEN接收读取信号RDZ或写入信号WRZ以及锁存信号LATCH (检测信 号)，并依次输出用于使板驱动器PD、字驱动器WD、数据输出缓冲器BUF、 前置传感放大器PSA以及传感放大器SA等工作的定时信号Tl-T5、传感放 大器功率信号SAPWR以及定时信号T7-T12。定时生成电路TGEN的详细结 构如图6所示。
板驱动器PD响应来自定时生成电路TGEN的定时信号以及来自行解码 器RDEC的行解码信号，选择规定的板线PL。被选择的板线PL在规定期间 内从低电平变化为高电平。字驱动器WD响应来自定时生成电路TGEN的定 时信号以及来自行解码器RDEC的行解码信号，选择规定字线WL。被选择 的字线WL在规定的期间内从低电平变化为高电平。
存储器核心CORE具有存储单元阵列ARY，与互补的位线对BLE、 BLO相连接的存储单元MC，与各位线对BLE、 BLO相连接的前置传感放大 器PSA (位线GND读取电路)，接收与位线对BLE、 BLO对应的一对前置 传感放大器PSA的输出信号SFE、 SFO的传感放大器SA。前置传感放大器 PSA对经由位线BLE (或BLO)而从存储单元MC读取的数据的电压振幅 进行放大。前置传感放大器PSA的详细结构如图3所示。
传感放大器SA在传感放大器功率信号SAPWR (传感放大器激活信号) 为高电平的期间进行工作，并对由前置传感放大器PSA放大的互补数据的逻 辑进行锁存(数据逻辑的判断)。传感放大器SA向数据输出缓冲器BUF输 出表示锁存了的互补数据的逻辑的输出信号SAOUT、 SAOUTX。数据输出 缓冲器BUF响应列解码信号，例如在从存储器核心CORE读取的多个比特 的读取数据(互补数据)中选择16比特，并将所选择的读取数据输出至数 据输入输出端子I/O。数据输入输出端子I/O例如由16比特构成。
电压检测电路VDET具有一对反相器INV、 NAND栅极以及延迟电路 DLY。此外，有时在反相器(inverter) INV以及NAND栅极的传输延迟时 间较长的情况下，不形成延迟电路DLY。各反相器INV是与前置传感放大 器PSA的输出相连接的施密特触发器类型(Schmitttriggertype)的反相器。 NAND栅极在反相器INV的某一个输出变化为低电平时，使输出信号SCH 变化为髙电平。延迟电路DLY使输出信号SCH延迟，将其作为具有与输出信号SCH相同逻辑的检测信号LATCH进行输出。由此，在对存储单元MC 的进行存取时，在读出至位线BLE、 BLO中的一方的电荷量达到规定量时， 电压检测电路VDET输出检测信号LATCH。电压检测电路VDET的详细结 构如图5所示。
电压检测电路VDET的反相器对INV，例如连接在与距离板驱动器PD 最远的一对位线BLE、 BLO对应的前置传感放大器对PSA上。距离板驱动 器PD最远的一对位线BLE、 BLO从存储单元MC读取电荷的定时(时机) 最晚。因此，例如，如后述的图8所示，在与检测信号LATCH同步地生成 传感放大器功率信号SAPWR的情况下，在来自全部前置传感放大器PSA的 输出信号SFE、 SFO的电压差确实变大后，才能够使传感放大器SA进行放 大工作。
此外，电压检测电路VDET的反相器对INV也可以连接在与存储单元阵 列ARY的中央(图中左右方向上的正中间)的位线对BLE、 BLO对应的前 置传感放大器对PSA上。或者，也可以与全部前置传感放大器对PSA对应 地配置反相器对INV。在这样的情况下，构成用于接收全部反相器INV的输 出的负逻辑的OR电路("或"电路)来代替NAND栅极。
图2表示图1所示的存储单元MC的详细结构。存储单元MC具有由 nMOS晶体管构成的存取晶体管对N1、 N2以及铁电电容器对F1、 F2。铁电 电容器F1的一端经由存取晶体管N1而与位线BLE连接，另一端与板线PL 连接。铁电电容器F2的一端经由转移晶体管N2而与位线BLO连接，另一 端与板线PL连接。存取晶体管N1、 N2的栅极与共同的字线WL连接。图 中，在铁电电容器F1、 F2上标注的箭头表示极化状态。向上的箭头是存储 有"逻辑0"的状态。向下的箭头是存储有"逻辑1"的状态。铁电电容器 Fl、 F2的电容值因所存储的数据的逻辑而不同。即，铁电电容器F1、 F2能 够储存与数据逻辑对应的电荷。
一般，图2的存储单元MC被称为2T2C型。在2T2C型的存储单元中， 在一对铁电电容器F1、 F2中写入彼此相反的逻辑数据。图1所示的传感放 大器SA对分别读出至互补的位线BLE、 BLO并通过前置传感放大器PSA 进行过放大的电压进行差动放大。因此，不需要所谓的基准存储单元 (reference memory cell)。图3表示图1所示的前置传感放大器PSA的详细结构。前置传感放大器
PSA具有位线初始化电路10、电荷转移电路12(电荷转移Charge-Transfer)、 反相器放大器(inverter amp) 16 (控制电路)、阈值电压生成电路18 (初始 化电路)、负电压生成电路20 (电荷蓄积电路、初始化电路)以及电平移动 电路(level shift circuit) 22。通过前置传感放大器PSA来实现位线GND读 取方式。
位线初始化电路10由nMOS晶体管NM1构成，其中，该nMOS晶体 管NM1通过栅极来接收控制信号BGND，其源极与接地线连接，其漏极与 位线BL (BLE或BLO)连接。电荷转移电路12由pMOS晶体管PM1构成， 其中，该pMOS晶体管PM1的栅极(控制端子)与阈值电压生成电路18的 输出节点VTH连接，其源极与位线BL连接，其漏极与负电压生成电路20 的输出节点MINS连接。
反相器放大器16具有CMOS反相器Il (反馈反相器)；开关S1，用 于将CMOS反相器II的输出端子IOUT连接至输入端子IIN;电容器CI ， 配置在CMOS反相器II的输入端子IIN和位线BL之间；电容器C2，配置 在CMOS反相器II的输出端子IOUT和电荷转移电路12的栅极(控制端子) 之间。CMOS反相器Il的pMOS晶体管(未图示)的源极，经由利用栅极 来接收功率控制信号POWX的pMOS晶体管PM2 (开关电路)，而与电源 线VDD连接。CMOS反相器II的nMOS晶体管(未图示)的源极，经由利 用栅极来接收功率控制信号POW的nMOS晶体管NM2 (开关电路)，而与 接地线连接。
为了接通晶体管PM2、 NM2从而激活(活性化)CMOS反相器Il，使 功率控制信号POWX、 POW响应于读取工作的开始而分别变化为低电平和 高电平。同样，在开始读取工作时断开开关S1。电容器C1、 C2例如由铁电 电容器构成。反相器放大器16为了将读出至位线BLE或BLO的电荷转移到 负电压生成电路20的电容器C5，根据因读取的电荷而引起的位线BLE或 BLO的电压变化，对电荷转移电路12的电荷转移能力进行控制。
阈值电压生成电路18具有电压生成电路18a、电容器C4、钳位电路 (clamp circuit) 18b、开关S2以及钳位电路18c，其中，上述电压生成电路 18a用于在节点VGENX生成高电平(电源电压VDD)或低电平(接地电压)，上述电容器C4连接在节点VGENX和节点VTH之间，上述钳位电路18b与 节点VTH连接，上述开关S2用于将钳位电路18b与接地线连接，上述钳位 电路18c用于将节点VTH与接地线连接。电压生成电路18a具有在电源线 VDD和接地线之间串联连接的pMOS晶体管PM3以及nMOS晶体管NM3 。 pMOS晶体管PM3以及nMOS晶体管NM3的栅极分别接收电压控制信号 VGENP、 VGE丽。钳位电路18b由pMOS晶体管PM4构成，其中，该pMOS晶体管PM4 的源极经由开关S2而与接地线连接，其栅极以及漏极与节点VTH连接。电 容器C4例如由铁电电容器构成。钳位电路18c由pMOS晶体管PM5构成， 其中，该pMOS晶体管PM5的源极与节点VTH连接，其栅极、漏极以及基 板与接地线连接。负电压生成电路20具有CMOS反相器12和电容器C5 ，其中，上述CMOS 反相器12用于接收负电压控制信号MGEN，其输出端与节点MGENX连接， 上述电容器C5配置在节点MGENX和节点MINS之间。电容器C5例如由 铁电电容器构成。负电压生成电路20对在进行读取工作时从存储单元MC 读出至位线BLE或BLO的电荷进行储存，并且按照蓄积电荷来生成读取电 压。电平移动电路22具有用于将在节点MINS产生的负电压变换为正电压 的电容器(未图示)。与连接有位线BLE的前置传感放大器PSA对应的电 平移动电路22输出输出信号SFE。与连接有位线BLO的前置传感放大器PSA 对应的电平移动电路22输出输出信号SFO。图4表示图1所示的传感放大器SA的详细结构。传感放大器SA由锁 存器LT、 CMOS反相器113、开关S13、 S14、 S15、 S16构成，其中，上述 锁存器LT由一对CMOS反相器111、 112以及开关S11、 S12构成。锁存器 LT的互补的输入输出节点SAOUT、 SAOUTX是传感放大器SA的输出。 CMOS反相器113对传感放大器功率信号SAPWR进行翻转，并将其作为传 感放大器功率信号SAPWRX进行输出。为了将CMOS反相器111、 112与电源线VDD连接，在传感放大器功率 信号SAPWR为高电平的期间接通开关Sll (pMOS晶体管)。为了将CMOS 反相器Ill、 112与接地线GND连接，在传感放大器功率信号SAPWR为高电平的期间接通开关S12 (nMOS晶体管)。为了将前置传感放大器PSA的 输出信号SFE、 SFO传输至锁存器LT，在传感放大器功率信号SAPWR为 低电平的期间接通开关S13、 S14。在传感放大器SA进行工作时断开开关 S15、 S16，在传感放大器SA不工作时接通开关S15、 S16。对于传感放大器SA，在传感放大器功率信号SAPWR为低电平的期间 被非激活从而使其停止动作，与传感放大器功率信号SAPWR向高电平的变 化同步地激活传感放大器SA，并对节点SAOUT、 SAOUTX的电压差进行放 大。通过该放大，从存储单元MC读取的数据的逻辑值被锁存器LT锁存。 另外，输出被锁存的互补的数据(逻辑值)来作为输出信号SAOUT、 SAOUTX。图5表示图1所示的电压检测电路VDET的详细结构。电压检测电路 VDET的反相器INV是公知的施密特触发器类型的反相器。图6表示图1所示的定时生成电路TGEN的详细结构。定时生成电路 TGEN具有级联连接的多个延迟电路DLY1-DLY12、 OR电路("或"电路) 以及AND电路("与"电路)。OR电路与读取信号RDZ或写入信号WRZ 的激活同步激活存取信号ACSZ并使之变为高电平。延迟电路DLY1-6依次 使存取信号ACSZ的上升沿(rising edge)延迟，并作为定时信号Tl-T6进 行输出。AND电路在检测信号LATCH和定时信号T6均为高电平时激活传 感放大器功率信号SAPWR并使之变为高电平。艮P，在定时信号T6的输出 早于检测信号LATCH的情况下，AND电路也作为用于屏蔽传感放大器功率 信号SAPWR的输出的屏蔽电路来工作，直至检测信号LATCH被输出为止。延迟电路DLY7-12依次使传感放大器功率信号SAPWR的上升沿(rising edge)延迟，并作为定时信号T7-T12进行输出。g卩，输出定时信号T6的延 迟电路DLY6的下一级的延迟电路DLY7，接收传感放大器功率信号SAPWR 后进行工作。定时信号T12作为复位信号RESET被供给至延迟电路 DLY1-12。延迟电路DLY1-12接收复位信号RESET的高电平而被复位，使 定时信号T1-12变化为低电平。此外，定时生成电路TGEN除了具有图示的 电路以外，还具有用于生成前置传感放大器PSA的控制信号的电路。图7表示图3的前置传感放大器PSA以及图4的传感放大器SA的工作。 该例子表示用于构成铁电存储器FM的晶体管的阈值电压大致为标准值的情况。此外，用于实现位线GND读取(接地电位传感)方式的前置传感放大器PSA的工作是公知的，因此，在图7中仅示出向前置传感放大器PSA输 入的输入信号的定时(时机)和来自前置传感放大器PSA的输出信号的定时 (时机)。图7的时刻Tl-T7表示定时信号Tl-T7变化为高电平的时刻。首先，在供给存取请求之前的初始状态(standby:待机状态)下，控制 信号BGND己被设定为高电平，因此接通nMOS晶体管NM1 (位线初始化 电路)，将位线BL (BLE或BLO)的电压初始化为接地电压。功率控制信 号POW、 POWX分别保持低电平、高电平，反馈反相器Il被断开。开关S1、 S2被接通。由图1所示的定时生成电路TGEN来生成用于控制开关S1、 S2 的工作的控制信号、电压控制信号VGENP、 VGENN、负电压控制信号 MGEN、控制信号BGND、功率控制信号POW、 POWX。在时刻Tl，功率控制信号POW、 POWX分别变化为高电平以及低电平， 反馈反相器I1被激活(活性化)。由于开关S1被接通，因此反馈反相器Il 的输入电压IIN以及输出电压IOUT大致为VDD/2。在时刻T2，电压控制信号VGENP、 VGENN变化为高电平，节点VTH 的电压(未图示)暂时降低，然后，被初始化为pMOS晶体管PM4 (钳位电 路)的阈值电压(例如，一0.6V) 。 pMOS晶体管PMl、 PM4的阈值电压被 设计为彼此相同。因此，在节点VTH的电压暂时降低时，pMOS晶体管PM1 被接通，节点MINS的电压被初始化为位线BL的电压(接地电压)。前置 传感放大器对PSA的输出节点SFE、 SFO随着节点M1NS的电压变化而上 升。此外，如图4所示，传感放大器SA的输出节点SAOUT、 SAOUTX与 节点SFE、 SFO连接，直至传感放大器功率信号SAPWR被激活为止。因此， 节点SAOUT、 SAOUTX的电压与节点SFE、 SFO的电压同样地变化，直至 传感放大器功率信号SAPWR被激活为止。在时刻T3，电压控制信号VGENN变化为低电平，图1的节点VGENX 处于浮置(floating)状态。同时断开开关S1、 S2。因开关S2断开，从而解 除基于pMOS晶体管PM4的节点VTH的钳位。因开关Sl断开，从而解除 反馈反相器Il的输入和输出之间的短路。由于反馈反相器Il的输入电压大 致为VDD/2,因此反馈反相器II作为具有高增益的翻转放大器来进行工作。另一方面，控制信号BGND也变化为低电平，位线BL处于浮置状态。由此，在时刻T3以后，当位线BL的电压变化时，由于电容器C1的电容耦合(capacity coupling)，使得反馈反相器Il的输入电压IIN发生变化。反馈 反相器Il对输入电压IIN的变化进行放大，使输出电压IOUT向反方向变化。 由于电容器C2的电容耦合，使得节点VTH的电压随着输出电压IOUT的变 化而发生变化。在时刻T4，负电压控制信号MGEN变化为高电平，图1的节点MGENX 的电压从高电平变化为低电平。由于电容器C5的电容耦合，图1的节点MINS 的电压随着节点MGENX的电压的降低而降低。前置传感放大器对PSA的 输出节点SFE、 SFO根据节点MINS的电压变化而降低至接地电压。在时刻T5，字线WL和板线PL的电压从接地电压变化为电源电压VDD (在该例子中为3V)。由于字线WL的上升，存储单元MC的存取晶体管 Nl被接通，正电压施加在存储单元MC的铁电电容器对F1、 F2上。施加在 存储有数据"1"的铁电电容器F1 (或F2)上的电压的极性与写入时的该极 性相反，因此发生极化翻转，大的翻转电荷被读出至位线BL(BLE或BLO)。 施加在存储有数据"0"的铁电电容器F2 (或F1)的电压的极性与写入时的 该极性相同，因此不发生极化翻转，较小的电荷被读出至位线BL (BLO或 BUE)。此时，位线BLE、 BLO的电压都要上升。但是，当位线BL的电压稍微 上升时，由于电容器C1的电容耦合，导致反馈反相器Il的输入电压上升。 由于反馈反相器II的翻转放大作用以及电容器C2'的电容耦合，导致节点 VTH的电压降低，pMOS晶体管PM1的栅极/源极间电压(绝对值)增大。 因此，导致在pMOS晶体管PM1产生漏电流，读出至位线BL的电荷从位线 BL转移至节点MINS。因此，位线BL的电压上升被抑制，大体上保持0V (接地电压)。这样，反馈反相器I1作为用于调整电荷转移电路12的电荷 转移能力的控制电路而工作。由于转移至节点MINS的电荷对电容器C5进行充电，因此节点MINS 的电压(读取电压)上升。此时，与存储有数据"1"的铁电电容器F1 (或 F2)对应的节点MINS的电压，上升为大于与存储有数据"0"的铁电电容 器F2(或F1)对应的节点MINS的电压。前置传感放大器对PSA的输出SFE、 SFO随着节点MINS的电压变化而上升。此时，与存储有数据"1"的铁电16号 SFE、 SFO中的一方达到第一电压VI时，图1所示的电压检测电路VDET 使输出信号SCH变化为高电平。然后，电压检测电路VDET在相对于输出 信号SCH延迟规定时间后，使检测信弓LATCK变化为高电平。图6所示的 定时生成电路TGEN，与定时信号T6和检测信号LATCH中的向高电平的变 化晚的信号同步地，使传感放大器功率信号SAPWR变化为高电平。在该例 子中，传感放大器功率信号SAPWR与定时信号T6同步地被激活。另外， 图4所示的传感放大器SA，与传感放大器功率信号SAPWR的上升沿同步 地被激活，并对输出节点SFE、 SFO的电压差进行放大。g卩，通过传感放大 器SA对在前置传感放大器PSA中进行过放大的数据的逻辑进行判断。图8表示图3的前置传感放大器PSA以及图4的传感放大器SA的工作 的其他例。该例子表示用于构成铁电存储器FM的晶体管的阈值电压低的情 况。在铁电存储器FM的工作温度低的情况下或者铁电存储器FM的工作电 压高的情况下也显示与图8相同的波形。对于与图7相同的工作，省略详细 说明。由于晶体管的阈值电压低，因此定时信号Tl-T7的输出时间早于图7中 的定时信号T1-T7的输出时间。时刻T5和T6的时间间隔变短。因此，在时 刻T6，前置传感放大器PSA的输出SFE、 SFO的电压差较小，不足以在传 感放大器SA中进行放大。在本发明中，通过图6所示的AND电路，与检 测信号LATCH和定时信号T6中的较晚的一方同步地，对传感放大器功率 信号SAPWR进行激活。在该例子中，与输出晚于时刻T6的检测信号LATCH 同步地对传感放大器功率信号SAPWR进行激活。因此，在晶体管的阈值电 压低的情况下，也是在输出节点SFE、 SFO的电压差充分地增大后才能够开 始传感放大器SA的锁存工作(放大动作)。其结果，能够使传感放大器SA 的读取界限(margin)增大，能够在传感放大器SA中正确地锁存从存储单 元MC读取的数据。图9表示图3的前置传感放大器PSA以及图4的传感放大器SA的工作 的其他例。该例子表示用于构成铁电存储器FM的晶体管的阈值电压高的情况。在铁电存储器FM的工作温度高的情况或者铁电存储器FM的工作电压 低的情况下也显示与图9相同的波形。对于与图7相同的动作，省略详细说 明。
由于晶体管的阈值电压高，因此定时信号T1-T7的输出时间晚于图7的 定时信号T1-T7的输出时间。时刻T5和时刻T6的时间间隔变长。因此，在 时刻T6，前置传感放大器PSA的输出SFE、 SFO的电压差充分大，足以在 传感放大器SA中进行放大。在该例子中，传感放大器功率信号SAPWR， 与输出晚于检测信号LATCH的时刻T6同步地被激活。因此，与图7同样 地，在输出节点SFE、 SFO的电压差充分增大后才能够开始传感放大器SA 的锁存工作。
图10表示图1所示的铁电存储器FM的存取工作(读取工作或写入工 作)。图10所示的工作在读取工作和写入工作中相同。该例子表示用于构 成铁电存储器FM的晶体管的阈值电压大致为标准值的情况。
图1所示的字驱动器WD与定时信号T5同步地使字线WL从低电平 (GND)变化为高电平(VDD)。板驱动器PL与使定时信号T5稍微延迟 的定时同步地使板线PL从低电平(GND)变化为高电平(VDD)。由于板 线PL的上升，电荷被从铁电电容器对F1、 F2读出至位线对BLE、 BLO，导 致前置传感放大器PSA的输出节点SFE、 SFO的电压上升。而且，与上述图 7相同地在输出节点SFE、 SFO中的一方的电压达到第一电压VI时输出检 测信号LATCH。传感放大器SA，与传感放大器功率信号SAPWR同步地对 输出节点SFE、 SFO的电压差进行放大，其中，上述传感放大器功率信号 SAPWR是与定时信号T6同步地生成的。
板驱动器PD与定时信号T7同步地使板线变化为低电平(GND)。在 此，例如在最坏的条件下，将板线PL的高电平期间P1设定为10ns(最小值)。 通过前置传感放大器PSA的工作，在板线PL为高电平的期间，使位线BLE、 BLO大体上维持在接地电压GND。因此，在期间P1，在铁电电容器F1、 F2 中写入数据"0"。换言之，在铁电电容器F1、 F2保持数据"1"的情况下， 其数据被破坏。通过确保期间Pl，能够可靠地在铁电电容器对Fl或F2中 写入数据"0" 。 SP，能够提高写入界限。
然后，字驱动器WD，与定时信号T8同步地使字线WL变化为升压电压VPP。例如，由在铁电存储器FM内部形成的升压电压生成电路来生成升压电压。而且，当在铁电电容器F1或F2中写入数据"1"时，在从定时信 号T9至T10的期间内将位线BLE或BLO设定为高电平(VDD)。当在期 间P1内在铁电电容器F1或F2中写入了数据"0"时，为了保持数据"O"， 将位线BLE或BLO设定为低电平(GND)。字线WL的升压期间是向存储 单元MC写入数据"1"的写入期间，也是由于读取工作(期间P1)而被破 坏的数据"1"的重写期间。接着，与定时信号Tll同步地将字线WL设定为低电平(GND)。然后， 与定时信号T12的上升沿同步地对定时信号Tl-12、检测信号LATCH以及 传感放大器功率信号SAPWR进行非激活处理，以使其变为低电平，从而完 成存取工作。 '图11表示图1所示的铁电存储器FM的存取工作的其他例。该例子表 示用于构成铁电存储器FM的晶体管的阈值电压低的情况。在铁电存储器FM 的工作温度低的情况或铁电存储器FM的工作电压高的情况下也显示与图ll 相同的波形。对于与图10相同的工作，省略详细说明。由于晶体管的阈值电压低，因此时刻T5和时刻T6的时间间隔比图10 中的时刻T5和时刻T6的时间间隔短。但是，如图8所示，对于传感放大器 功率信号SAPWR，与输出晚于时刻T6的检测器号LATCH同步地进行激活。 因此，在晶体管的阈值电压低的情况下也在输出节点SFE、 SFO的电压差充 分增大后才能够开始传感放大器SA的锁存工作。与传感放大器功率信号SAPWR的上升沿同步地生成用于决定板线PL 的下降定时的定时信号T7。因此，在定时信号T6的上升沿早出现的情况下 也能够可靠地确保板线PL的高电平期间Pl，能够在铁电电容器对Fl或F2 中可靠地写入数据"0"。图12表示发明人在本发明之前研究的铁电存储器FM的存取工作。该 例子表示用于构成铁电存储器FM的晶体管的阈值电压低的情况。对于与图 IO相同的工作，省略详细的说明。在该例子中，传感放大器SA与定时信号T6同步地被激活。由于晶体管 的阈值电压低，因此定时信号T6的生成较早。在时刻T6，前置传感放大器 PSA的输出SFE、 SFO的电压差小，不足以在传感放大器SA中进行放大。即，读取界限下降。而且，由于时刻T6、 T7的时间间隔变短，因此导致板
线PL的高电平期间Pl变短。其结果，导致用于在铁电电容器对Fl或F2中写入数据"0"的写入界限下降。在本发明中，能够同时消除这样的缺陷。
以上，在第一实施方式中，始终能够在输出了检测信号LATCH后开始传感放大器SA的工作。因此，例如，在由于铁电存储器FM的制造条件的变动而导致晶体管的阈值电压变得低于期望值，且定时信号T1-T5的输出定时提前的情况下，也能够在传感放大器SA中正确地锁存从存储单元MC读取的数据，能够防止铁电存储器FM的误动作。
而且，延迟电路DLY7-12接收传感放大器功率信号SAPWR而进行工作。由此，针对定时信号T7-12的输出定时，能够按照传感放大器SA的工作定时进行移动。即，在传感放大器SA锁存了数据后，能够按照传感放大器SA的锁存定时来设定与定时信号T7-12同步地工作的电路的工作定时。尤其，能够按照传感放大器功率信号SAPWR来设定用于将板线非激活为低电平的定时(时刻T7)，因此能够将板线PL的高电平期间P1确保在规定期间以上。其结果，在定时信号T6的输出定时早的情况下也能够确保数据"0"的写入界限。
通过将本发明应用于由保持互补的逻辑值的2T2C型的存储单元MC构成的铁电存储器FM，能够利用用于读写数据的实际存储单元(real memorycell) MC来生成检测信号LATCH。由于不需要设置用于生成检测信号LATCH的特别的存储单元，因此能够削减铁电存储器FM的电路规模。
图13表示本发明第二实施方式的定时生成电路TGEN。对于与在第一实施方式中说明的要素相同的要素，标注相同的附图标记，并对于这些要素省略详细说明。在该实施方式中，对于第一实施方式的定时生成电路TGEN追加了延迟电路DLY13以及用于接收检测信号LATCH的OR电路。屏蔽电路由用于接收检测信号LATCH的OR电路和AND电路构成。其他结构与第一实施方式相同。即，半导体存储器是铁电存储器FM。
延迟电路DLY13使定时信号T6延迟，并将其作为超时信号TOUT进行输出。OR电路用于将超时信号TOUT或检测信号LATCH作为检测信号LATCH2输出至AND电路。由此，在不输出检测信号LATCH的情况下也与超时信号TOUT同步地输出检测信号LATCH2。并且，AND电路用于在定时信号T6以及检测信号LATCH2均为高电平的期间激活传感放大器功率信号SAPWR。这样，OR电路为了在不输出检测信号LATCH时也输出传感放大器功率信号SAPWR，而作为屏蔽解除电路进行工作，其中，该屏蔽解除电路响应超时信号TOUT的输出而解除屏蔽。
图14表示第二实施方式的铁电存储器FM的存取工作。图14表示这样的例子，即，由于制造条件的变动，构成铁电存储器FM的铁电电容器F1、F2被形成为小的电容值。对于与图10相同的工作，省略详细说明。
在铁电电容器F1、 F2的电容值小的情况下，从存储单元MC读出至位线BLE或BLO的电荷量少，前置传感放大器PSA的输出节点SFE、 SFO的电压有时在时刻T7之前达不到第一电压V1。此时，电压检测电路VDET不能使检测信号LATCH变化为高电平，而是使其保持低电平L。但是，对于传感放大器功率信号SAPWR，与超时信号TOUT的上升沿同步地进行激活。因此，传感放大器SA对输出节点SFE、 SFO的电压差进行放大。例如，使超时信号TOUT在时刻T6和时刻T7之间变化为高电平。S卩，将延迟电路DLY13的延迟时间设定为短于延迟电路DLY7的延迟时间。
以上，在第二实施方式中也能够获得与上述第一实施方式相同的效果。而且，在该实施方式中，响应超时信号TOUT或检测信号LATCH而输出传感放大器功率信号SAPWR。因此，例如，在铁电电容器F1、 F2的电容值小的情况下也能够可靠地生成传感放大器功率信号SAPWR，传感放大器SA能够可靠地以规定的定时(时机)进行工作。其结果，在传感放大器SA中能够正确地锁存从存储单元MC读取的数据，能够防止铁电存储器FM的误动作。
图15表示本发明第三实施方式的定时生成电路TGEN。对于与在第一实施方式中说明的要素相同的要素，标注相同的附图标记，并对于这些要素省略详细说明。在该实施方式中，对于第一实施方式的定时生成电路TGEN追加了RS触发器(flip-flop) FF。其他结构与第一实施方式相同。艮卩，半导体存储器是铁电存储器FM。 RS触发器FF,与定时信号T1的上升沿同步地对功率控制信号POW、 POWX进行激活，与传感放大器功率信号SAPWR的上升沿同步地对功率控制信号POW、 POWX进行非激活处理。
图16表示第三实施方式中的前置传感放大器PSA以及图4的传感放大器SA的工作。对于与图7相同的动作，省略详细说明。在该实施方式中，
对于功率控制信号POW、 POWX，与传感放大器功率信号SAPWR的上升沿同步地进行非激活处理，解除图3所示的前置传感放大器PSA的反馈反相器II的电源端子(未图示)和电源线VDD、接地线之间的连接。即，与传感放大器功率信号SAPWR的上升沿同步地断开反馈反相器II的晶体管PM2、NM2 (开关电路)，对于反馈反相器Il，进行非激活处理。
针对反馈反相器Il，在其动作时，对输入电压施加电源电压VDD和接地电压之间的中间电压，因此贯通电流从电源线VDD向接地线流过。在不需要工作时，通过切断向反馈反相器Il的电源供给，从而削减读取工作以及写入工作中的消耗功率。此外，通过解除反馈反相器Il与电源线VDD或接地线中的某一个之间的连接，来切断贯通电流。因此，通过与传感放大器功率信号SAPWR的上升沿同步地对功率控制信号POW、 POWX中的某一个进行非激活处理，能够削减消耗功率。
以上，在第三实施方式中，能够获得与上述第一实施方式相同的效果。而且，在该实施方式中，通过削减反馈反相器Il的贯通电流，能够削减铁电存储器FM的消耗功率。
图17表示本发明的第四实施方式。对于与在第一实施方式中说明的要素相同的要素，标注相同的附图标记，并对于这些要素省略详细说明。在该实施方式中，存储器核心CORE不同于第一实施方式。其他结构与第一实施方式相同。即，半导体存储器是铁电存储器FM。
存储器核心CORE具有存储单元阵列ARY、前置传感放大器PSA以及传感放大器SA，其中，上述存储单元阵列ARY具有存储单元MC (实际存储单元)以及基准存储单元(reference memory cell) RMC0、 RMC1。各存储单元MC具有一个铁电电容器和一个存取晶体管。这种存储单元MC —般被称为1T1C型。
基准存储单元RMC0-1例如为1T1C型。此外，基准存储单元RMC0-1也可以不是1T1C型，而是2T2C型。另外，构成基准存储单元RMC0-1的铁电电容器的结构以及特性与构成实际存储单元MC的铁电电容器可以相同，也可以不相同。在基准存储单元RMC0 (第一基准存储单元)中在存储数据"0"(第一逻辑)，在基准存储单元RMC1 (第二基准存储单元)中存储数据"1"(第二逻辑)。
在图中的横方向上排列的存储单元MC、 RMC0-1与共同的字线WL以 及板线PL连接。在图中的纵方向上排列的存储单元MC的列与共同的位线 BL连接。存储单元RMC0的列以及存储单元RMC1的列分别与共同的基准 位线RBLE、 RBLO连接。各位线BL、 RBLE、 RBLO与前置传感放大器PSA 连接。
与位线BL连接的前置传感放大器PSA输出输出信号SF。与基准位线 RBLE、 RBLO连接的前置传感放大器PSA分别输出输出信号SFE、 SFO。 电压检测电路VDET响应从与基准存储单元RMC0-1对应的前置传感放大器 PSA输出的输出信号SFE、 SFO而生成检测信号LATCH。
另外，向传感放大器SA供给输出信号SFE、 SFO来作为用于对保持在 存储单元MC中的数据进行锁存的基准电压。该实施方式的传感放大器SA 仅将正逻辑的输出信号SAOUT输出至数据输出缓冲器BUF。数据输出缓冲 器BUF响应列解码信号，例如在从存储器核心CORE读取的多个比特的读 取数据中选择16位，将所选择的读取数据输出至数据输入输出端子1/0。
图18表示图17所示的传感放大器SA的详细结构。对图4所示的传感 放大器SA追加锁存器LT来构成了该实施方式的传感放大器SA。其中，与 实际存储单元MC对应的前置传感放大器PSA的输出节点SF，与用于连接 一对锁存器LT的共同的连接节点CN连接。连接节点CN使输出节点SF和 SAOUT彼此相连接。为了将与存储数据"0"的基准存储单元RMCO对应的 前置传感放大器PSA的输出信号SFE传输给锁存器LT，在传感放大器功率 信号SAPWR为低电平的期间内接通开关S13。为了将与存储数据"1"的基 准存储单元RMC1对应的前置传感放大器PSA的输出信号SFO传输给锁存 器LT，在传感放大器功率信号SAPWR为低电平的期间内接通开关S14。传 感放大器SA的其他结构与图4相同。
在传感放大器功率信号SAPWR为低电平的期间内，对各锁存器LT迸 行非激活处理。锁存器LT中的一方的输入节点接收输出信号SFE(或SFO)， 锁存的另一方的输入节点接收输出信号SF。而且，各锁存器LT，与传感放 大器功率信号SAPWR的上升沿同步地被激活，对输出信号SFE (或SFO) 和输出信号SF之间的电压差进行放大。此外，传感放大器功率信号SAPWR
23的激活时机(活性化定时)与第一实施方式相同。
在存储单元MC中保持数据"0"或数据"1"。因此，输出信号SF的
电压与输出信号SFE、 SFO中的某一电压大致相等。例如，当在存储单元 MC中保持数据"0"时，输入至与输出信号SFE对应的锁存器LT的信号 SF、 SFE的电压差几乎不存在。因此，实施不充分的差动放大，电压差不容 易增大。与此相对，输入至与输出信号SFO对应的锁存器LT的信号SF、 SFO的电压差大。因此，实施充分的差动放大，电压差立即增大。其结果， 传感放大器SA的输出节点SAOUT变化为低电平(接地电压)。这样，传 感放大器SA将与分别从基准存储单元RMC0-1读取的电荷对应的一对电压 值SFE、 SFO作为基准，判断在各实际存储单元MC中保持的数据的逻辑。
以上，在第四实施方式中也能够获得与上述第一实施方式相同的效果。 而且，在该实施方式中，在铁电存储器FM具有1T1C型的实际存储单元MC 的情况下也能够利用基准存储单元RMC0-1来生成传感放大器功率信号 SAPWR。其结果，在传感放大器SA中能够正确地对从实际存储单元MC读 取的数据进行锁存，能够防止铁电存储器FM的误动作。
图19表示本发明第五实施方式的定时生成电路TGEN。对于与在第一实 施方式中说明的要素相同的要素，标注相同的附图标记，并对于这些要素省 略详细说明。在该实施方式中，配置OR电路来代替第一实施方式的定时生 成电路TGEN的AND电路。另外，延迟电路DLY7用于接收定时信号T6。 OR电路用于与定时信号T6或检测信号LATCH2的上升沿同步地对传感放 大器功率信号SAPWR进行激活，从而使其变化为高电平。其他结构与第一 实施方式相同。即，半导体存储器是铁电存储器FM。
在该实施方式中，如图14所示，在前置传感放大器PSA的输出节点SFE、 SFO的电压达到第一电压Vl的情况下也与定时信号T6同步地生成传感放大 器功率信号SAPWR。因此，例如，在铁电电容器F1、 F2的电容值小的情况 下也能够可靠地生成传感放大器功率信号SAPWR，传感放大器SA能够以 规定的定时(时机)可靠地工作。
以上，在第五实施方式中也能够获得与上述第一以及第二实施方式相同 的效果。此外，该实施方式在用于构成铁电存储器FM的晶体管的阈值电压 在规定范围内收敛的情况下具有显著效果。尤其，能够严格管理晶体管的阈值电压低的一侧(情况)，在铁电电容器F1、 F2的电容值为标准值的情况
下，在定时信号T6的输出始终晚于检测信号LATCH时具有显著效果。
图20表示本发明的第六实施方式。对于与在第一实施方式中说明的要 素相同的要素，标注相同的附图标记，并对于这些要素省略详细说明。在该 实施方式中，存储器核心CORE不具有前置传感放大器PSA。各传感放大器 SA直接与一对位线BLE、 BLO连接。其他结构与第一实施方式相同。艮口， 半导体存储器是铁电存储器FM。
图21表示第六实施方式中的铁电存储器FM的存取工作。对于与图10 相同的工作，省略详细说明。在该例子中，表示用于构成铁电存储器FM的 晶体管的阈值电压大致为标准值的情况。在该例子中，位线对BLE、 BLO的 电压响应板线PL向高电平的变化，根据铁电电容器F1、 F2的残留极化值而 变化。当位线对BLE、 BLO中的一方的值达到第一电压Vl时，电压检测电 路VDET响应于此，使检测信号LATCH变化为高电平。定时信号T6的生 成晚于检测信号LATCH。因此，定时生成电路TGEN与定时信号T6同步地 生成传感放大器功率信号SAPWR。而且，传感放大器SA，与传感放大器功 率信号SAPWR同步地对位线对BLE、 BLO的电压差进行放大，对从存储单 元MC读取的数据进行锁存。
以上，在第六实施方式中也能够获得与上述第一实施方式相同的效果。 而且，在该实施方式中，在不具有前置传感放大器PSA而电压检测电路VDET 响应位线BLE或BLO的电压变化而生成检测信号LATCH的铁电存储器FM 中，也能够在传感放大器SA中正确地对从存储单元MC读取的数据进行锁 存，能够防止铁电存储器FM的误动作。
此外，在上述实施方式(图5)中，叙述了利用施密特触发器类型的反 相器INV来构成电压检测电路VDET的例子。本发明不限定于这样的实施方 式，能够由更简单的电路来构成电压检测电路VDET。
图22表示电压检测电路VDET的其他例子。电压检测电路VDET的反 相器INV的结构不同于图5。反相器INV具有串联连接在电源线VDD和接 地线之间的pMOS晶体管PM20、nMOS晶体管NM20、NM21 。晶体管PM20、 NM20的栅极接收复位信号RESX。晶体管NM21的栅极与前置传感放大器 PSA的输出节点SFE或SFO连接。晶体管PM20、 PM21的漏极与NAND栅极的输入端连接。
在该例子中，复位信号RESX是例如具有与图10所示的定时信号T5相 同的波形的信号。对于各反相器INV，在复位信号RESX为低电平的期间(时 刻T5以前)内进行初始化处理，从而使其输出高电平，在复位信号RESX 为高电平的期间内，各反相器INV响应输出节点SFE(或SFO)的电压上升 而变化为低电平。即，前置传感放大器PSA按照铁电存储器FM的存取请求 来工作，在输出节点SFE、 SFO中的一方的电压超过晶体管NM21的阈值电 压时，反相器INV的输出从高电平变化为低电平，输出信号SCH以及检测 信号LATCH依次变化为高电平。
在上述实施方式中，叙述了将本发明应用于具有由铁电电容器构成的存 储单元的铁电存储器FM的例子。本发明不限定于这样的实施方式。例如， 也可以将本发明应用于具有由一种电容器构成的存储单元的DRAM等半导 体存储器中，其中，该电容器由氧化膜等构成。
可以将第三实施方式(图15)的触发器FF设定在第二、第四、第五实 施方式的定时生成电路TGEN中。第二实施方式的特征可以应用于第四以及 第六实施方式。第五实施方式的特征可以应用于第四以及第六实施方式。
以上，对于本发明进行了详细说明，但是上述实施方式及其变形例只不 过是发明的一例，本发明不仅限于此。显然在不脱离本发明的范围内能够进 行变形。
产业上的可利用性
本发明能够应用于具有由一种电容器构成的存储单元的半导体存储器， 其中，上述电容器保持数据的逻辑值来作为电荷。
权利要求
1.一种半导体存储器，其特征在于，具有多个存储单元，具有能够蓄积与数据的逻辑对应的电荷的电容器，位线，其与上述存储单元分别连接，电压检测电路，其被设置为与用于读取互补的数据的一对上述位线对应，在对上述存储单元进行存取时，当读出至上述一对位线中的一个位线的电荷量达到规定量时，输出检测信号，定时生成电路，其具有级联连接的多个延迟电路，从上述延迟电路分别输出定时信号，并响应一个上述定时信号而输出传感放大器激活信号，传感放大器，其判断与上述传感放大器激活信号同步地从上述存储单元读出至上述位线的数据的逻辑；上述定时生成电路具有屏蔽电路，该屏蔽电路屏蔽上述传感放大器激活信号的输出，直至上述检测信号被输出为止；输出一个上述定时信号的延迟电路的后级的延迟电路通过接收上述传感放大器激活信号来进行工作。
2. —种半导体存储器，其特征在于，具有多个存储单元，具有能够蓄积与数据的逻辑对应的电荷的电容器， 位线，其与上述存储单元分别连接，电压检测电路，其被设置为与用于读取互补的数据的一对上述位线对应， 在对上述存储单元进行存取时，当读出至上述一对位线中的一个位线的电荷 量达到规定量时，输出检测信号，定时生成电路，其具有级联连接连接的多个延迟电路，从上述延迟电路 分别输出定时信号，并响应上述定时信号之一或上述检测信号而输出上述传 感放大器激活信号，传感放大器，其判断与传感放大器激活信号同步地从上述存储单元读出 至上述位线的数据的逻辑。
3. 根据权利要求1或2所述的半导体存储器，其特征在于， 具有前置传感放大器，其与上述位线分别连接，对经由上述位线而从上述存储单元读取的数据的电压振幅进行放大；上述电压检测电路，与对互补的数据进行放大的一对上述前置传感放大器相连接，在对上述存储单元进行存取时，当被一对上述前置传感放大器中的一个前置传感放大器放大的数据的电压值达到第一电压时，输出上述检测 /士 口上述传感放大器接收被上述前置传感放大器放大的数据，判断从上述存 储单元读出至上述位线的逻辑。
4. 根据权利要求3所述的半导体存储器，其特征在于，上述前置传感放大器具有 电荷转移电路，其与上述位线连接，电荷蓄积电路，其经由上述电荷转移电路而与位线连接，在进行读取工 作时储存从上述存储单元读出至上述位线的电荷，并且根据蓄积电荷来生成 读取电压，控制电路，其为了将读出至上述位线的电荷转移至上述电荷蓄积电路， 根据因读取的电荷而引起的上述位线的电压变化，控制上述电荷转移电路的 电荷转移能力；上述控制电路具有反相器，其输入端与上述位线连接，其输出端与上述电荷转移电路的控 制端子连接，开关电路，其为了将上述反相器的电源端子与电源线连接，响应于上述 读取工作的开始而接通，响应于上述传感放大器激活信号的输出而断开。
5. 根据权利要求1至3中任一项所述的半导体存储器，其特征在于， 具有延迟电路，该延迟电路在从上述存储单元将数据读出至上述位线开始经过规定时间后输出超时信号；上述屏蔽电路具有屏蔽解除电路，该屏蔽解除电路为了在不输出上述检 测信号的情况下也输出上述传感放大器激活信号，响应于上述超时信号的输 出而解除屏蔽。
6. 根据权利要求1至3中任一项所述的半导体存储器，其特征在于， 具有板线，其与上述电容器的一端连接，在进行读取工作时对该板线施加高 电压，板驱动器，其与存储单元阵列相邻地配置在上述位线的排列方向上，用 于对上述板线施加电压；上述电压检测电路被设置为与距离上述板驱动器远的一侧的位线对应。
7. 根据权利要求1至3中任一项所述的半导体存储器，其特征在于， 上述电容器是铁电电容器。
8. 根据权利要求1至3中任一项所述的半导体存储器，其特征在于， 上述各个存储单元具有一对电容器，这一对电容器分别与一对上述位线连接，并且储存与彼此相反的逻辑对应的电荷；上述电压检测电路被设置为与上述一对位线的一组对应。
9. 根据权利要求1至3中任一项所述的半导体存储器，其特征在于， 上述存储单元中的至少两个分别是用于在上述电容器中保持第一逻辑的第一基准存储单元、以及用于在上述电容器中保持与上述第一逻辑相反的第二逻辑的第二基准存储单元；剩余的上述存储单元是用于保持数据的实际存储单元； 上述实际存储单元具有一个电容器，该电容器与上述位线连接，能够储存与数据的逻辑对应的电荷；上述电压检测电路被设置为与上述第一以及第二基准存储单元对应； 上述传感放大器将与分别从上述第一以及第二基准存储单元读取的电荷对应的一对电压值作为基准，判断在各上述实际存储单元中保持的数据的逻辑。
10. 根据权利要求1至3中任一项所述的半导体存储器，其特征在于，上述电压检测电路具有CMOS反相器，其通过输入端接收在读取工作中被设定为高逻辑电平的 允许信号，并且从输出端输出检测信号，nMOS型检测晶体管，其连接在上述CMOS反相器的nMOS晶体管的源 极和接地线之间，其栅极与上述前置传感放大器的输出端连接；上述第一 电压是上述检测晶体管的阈值电压。
11. 根据权利要求1至3中任一项所述的半导体存储器，其特征在于， 上述电压检测电路具有施密特触发器类型的反相器，该施密特触发器类型的 反相器用于检测读出至上述位线的电荷量。
全文摘要
提供一种半导体存储器。电压检测电路在读出至一对位线中的一方的电荷量达到规定量时，输出检测信号。定时生成电路的屏蔽电路屏蔽传感放大器激活信号的输出，直至检测信号被输出。传感放大器判断与传感放大器激活信号同步地从存储单元读出至位线的数据的逻辑。传感放大器的工作在从存储单元向位线读取规定量的电荷后开始，即，在输出检测信号后开始。因此，在定时信号的输出定时因半导体存储器的制造条件的变动而提前的情况下也能够在传感放大器中正确地锁存从存储单元读取的数据。其结果，能够防止半导体存储器的误动作。
文档编号G11C11/4099GK101675480SQ20078005302
公开日2010年3月17日 申请日期2007年5月18日 优先权日2007年5月18日
发明者中林谦一, 森田敬三 申请人:富士通微电子株式会社