专利名称：半导体存储器的制作方法
技术领域：
本发明涉及使用强电介质电容器的半导体存储器。
背景技术：
在半导体存储器中，主要采用在半导体器件内形成的存储器单元电容器中积蓄电荷、并根据其电荷的有无存储数据的方式(一般将动态方式存储器称为DRAM)。这种存储器单元电容器，以往使用硅氧化膜作为电容绝缘膜。最近，设计出使用强电介质材料作为存储器单元电容器的电容绝缘膜，实现存储数据的非易失性的半导体存储器。
下面，对使用强电介质膜作为存储器单元电容器的电容绝缘膜的半导体存储器进行说明。
图9表示以往的半导体存储器的电路结构图。
在图9中，30a～30d是存储器单元，31a～31d是存储器单元晶体管。32、34是字线，33a～33d是存储器单元电容器。35～38是位线，39、40是单元板极线。41、42是读出放大器，43～46是位线预充电用晶体管，BLP是位线预充电控制信号，SAE是读出放大器控制信号。
如图9所示，以往的半导体存储器的电路结构是将位线(BL0)35，位线(/BL0)36与读出放大器41相连。将2个存储器单元30a，30b与这些位线35，36上。
在存储器单元30a上设置2个存储器单元电容器33a和2个MOS晶体管。这2个存储器单元电容器33a分别包括2个电极。而且，在一个存储器单元电容器33a(在图中配置在左侧)的2个电极内，通过MOS晶体管31a(在图中配置在左侧)、将一个电极与位线35上，将另一个电极与单元板极线39上。在另一方的存储器单元电容器33a(在图中配置在右侧)的2个电极内，通过MOS晶体管31a(在图中配置在右侧)、将一方的电极与位线36上，将另一方的电极与单元板极线39上。此外，将2个MOS晶体管31a的各个栅极分别与字线32(字线0)上。
关于存储器单元30b～30d，也有与存储器单元30a相同的结构。
通过用位线预充电控制信号BLP控制的MOS晶体管43、44，将位线35、36接地(VSS)。
此外，在图9所示的以往的半导体存储器中，用2个存储器单元电容器33a和2个MOS晶体管31a构成1个存储器单元30a。在数据写入时，2个存储器单元电容器33a中的一个用正逻辑电压写入，另一个用负逻辑电压写入，在数据读出时，用读出放大器41放大分别从2个存储器单元电容器33a读出的电位差并读出数据。
接着，参照
图10和图11对使用强电介质材料作为电容绝缘膜的强电介质存储器的动作进行说明。
图10表示用于说明以往的半导体存储器的存储器单元数据的读出而给出的强电介质的滞后曲线。
如图10所示，使用强电介质材料作为电容绝缘膜的电容器，即使在电压为0时也如点B和点E所示、残存有剩余电场。
这样，即使在断开电源后也能利用强电介质电容器中残存的剩余电场作为非易失性的数据，实现非易失性的半导体存储器。
也就是说，在存储器单元30a的数据是“1”的场合，在2个存储器单元电容器33a中，一方的存储器单元电容器33a(称为第1存储器单元电容器)为点B的状态，另一方的存储器单元电容器33a(称为第2存储器单元电容器)为点E的状态。而在存储器单元30a的数据是“0”的场合，与上述情况相反，第1存储器单元电容器为点E的状态，第2存储器单元电容器为点B的状态。
图11表示以往的半导体存储器的动作时序图。
在初始状态，位线35、36，字线32、34，单元板极线39和读出放大器控制信号SAE全部为逻辑电压“L”，位线预充电控制信号BLP为逻辑电压“H”。从这种状态开始，首先使位线预充电控制信号BLP成为逻辑电压“L”，位线35、36成为浮置状态。接着，使字线32、单元板极线39成为逻辑电压“H”，分别导通2个MOS晶体管31a。这时，在2个存储器单元电容器33a上分别施加电场，并在位线35、36上从存储器单元30a读出数据。
下面，参照图10对在位线35、36上读出的电位差进行说明。
图10所示的直线L1、L2具有由位线35、36的寄生电容值决定的斜率。电容值一变小，斜率的绝对值就变小。
也就是说，当读出的数据是“1”时，在位线35上从一方的存储器单元电容器33a(第1存储器单元电容器)读出数据，并从点B的状态成为点O21的状态。
点O21是在存储器单元电容器33a上施加电压时从点B向点D的滞后曲线与通过点M21的直线L1的交点，该点M21是从点B沿横轴移动使字线32和单元板极线39的逻辑电压为“H”时生成的电压大小而得到的。
相同地，在位线36上从另一个存储器单元电容器33a(第2存储器单元电容器)读出数据，并从点E的状态成为点P21的状态。点P21是在存储器单元电容器33a上施加电压时从点E向点D的滞后曲线与通过点N21的直线L2的交点，该点N21是从点E沿横坐轴移动使字线32和单元板极线39的逻辑电压为“H”时生成的电压大小而得到的。这里，在位线35和位线36上读出的电位差为点O21和点P21的电压的差Vr21。被读出的数据是“0”时也相同，仅位线35和位线36的状态相反、并且被读出的电位差是Vr21。此外，在图11中也给出了这种位线35和位线36的状态为相反的样子。
接着，读出放大器控制信号SAE为逻辑电压“H”，用读出放大器41放大在位线35和位线36上读出的数据，并读出数据。当用这种读出放大器41进行放大时，位线35的状态从点O21变成点Q21，位线36的状态从点P21变成点D。
接着，使单元板极线39成为逻辑电压“L”、作为数据的再写入状态。这时，在图10中，位线35的状态从点Q21变成点A，位线36的状态从点D变成点E。接着，使读出放大器控制信号SAE成为逻辑电压“L”。
然后，使位线预充电控制信号BLP成为逻辑电压“H”，并使位线35、36成为逻辑电压“L”，最后，借助于使字线成为逻辑电压“L”，在存储器单元的强电介质电容器的两端之间变得没有电位差，成为图10的点B和和点E的状态，返回到初始状态。由此，结束再写入动作。
但是，在前述那样的以往的结构和动作的半导体存储器中，虽然进行再写入动作，但问题是有时会产生消除了强电介质的剩余电荷、丢失存储器单元的“L”数据的情况。此外，也没有说明产生这种数据丢失的原因。
发明概述本发明考虑到前述以往的半导体存储器的这种问题，其目的在于，提供在进行再写入动作的场合，能进行比以往更加稳定的动作的半导体存储器。
为达到这种目的，本发明的半导体存储器，其特征在于，包括利用强电介质构成的强电介质电容器；分别设置单个或者多个所述强电介质电容器的利用所述强电介质的极化状态对信息进行存储的多个存储器单元；用于选择所述存储器单元的、与所述存储器单元连接的字线；在从被选择的所述存储器单元读出所述信息时使用的、与所述存储器单元相连的数据线；在所述信息的读出和再写入中使用的、与所述存储器单元相连的单元板极线；和在对于所述强电介质电容器进行所述再写入的动作时，使施加在所述单元板极线上的电压稳定的稳压手段。
由此，在例如进行再写入动作的场合，能抑制单元板极线暂时地成为过度的负电压。因此，因不会减少或者消除互补数据内、与逻辑电压“L”相对应的强电介质电容器的剩余电荷，所以能实现能进行更加稳定的动作的非易失性强电介质的半导体存储器。
附图简要说明图1表示本发明实施例1的半导体存储器的电路结构图。
图2表示实际的半导体存储器的再写入动作时序图。
图3表示本发明实施例2的半导体存储器的电路结构图。
图4表示本发明实施例3的半导体存储器的电路结构图。
图5表示本发明实施例4的半导体存储器的电路结构图。
图6表示本发明实施例5的半导体存储器的电路结构图。
图7表示本发明实施例6的半导体存储器的电路结构图。
图8表示本发明实施例7的半导体存储器的电路结构图。
图9表示以往的半导体存储器的电路结构图。
图10表示用于说明以往的半导体存储器的存储器单元数据的读出过程的示意图。
图11表示以往的半导体存储器的动作时序图。
实施发明的最佳方式下面，参照附图对本发明的实施例进行说明。
本申请的发明者在说明本发明实施例前，首先参照图9～图11对强电介质的剩余电荷消除、存储器单元的“L”的数据丢失的前述现象的发生原因进行说明。
也就是说，在前述的以往的半导体存储器中，在单元板极线39和驱动单元板极线39的驱动器之间实际上存在寄生电阻(Rep)。寄生电阻(Rep)是由于布线电阻和接触电阻等形成的。
在进行以位线预充电控制信号BLP为逻辑电压“H”，位线35、36为逻辑电压“L”的前述再写入动作的场合中，当例如字线32为“H”，位线36维持“L”的状态，而且位线35从“H”的状态转移到“L”的状态时，由于存储器单元30a内的强电介质电容器33a的电容器电容(Cmc)的耦合，单元板极线39受到影响。这时，当单元板极线39上还存在寄生电阻(Rep)时，单元板极线39暂时地成为负的电压。这种场合，时间常数约为n×Rep×Cme。这里，n是同时被激活的位线对的根数。
强电介质存储器单元虽然有每单位面积的电容大的特点，但在进行再写入动作的场合，位线和单元板极线的耦合电容增大。
这里，在存储器单元电容一定的场合，同时被激活的位线对的根数(n)越多、或者寄生电阻越大，单元板极线越成为更大的负电压。
例如，8根位线对被激活，板极线的寄生电阻(Rep)为500Ω，存储器单元的电容(Cmc)为2pF的场合，单元板极线39暂时地成为负电压的期间为8×500Ω×2pF＝8nsec。如果将位线预充电成逻辑电压“L”的状态所需要的时间比该期间短，即从位线的逻辑电压“H”切换成逻辑电压“L”的期间(在图11中，从时间t1转移到时间t2)比8nsec快，则单元板极线39暂时地成为负的电压。进行模拟后的结果，在电源电压5V的场合、单元板极线39的电压降低到-1.5V。
单元板极线39一成为负的电压，应该再写入逻辑电压“L”的强电介质电容器(第1存储器单元电容器)的动作点从图10的点E向点A移动。如果单元板极线39的电压为由与图10所示的电场的轴的交点P1决定的电压Vp1(抗电压通常为1V左右)以下的负电压(图中，Vp2)，则动作点E移动到点P2。然后，单元板极线39的电压返回到0V，动作点P2移动到点P3。因此，对应于逻辑电压“L”的强电介质电容器的剩余电荷减少或者消除，其结果、存储器单元的“0”的数据丢失。此外，在负的电压Vp2的绝对值更大的场合，强电介质电容器的剩余电荷的极性反转，其结果、这种场合存储器单元的“0”的数据也丢失。
已经很清楚，由于前述的原因，非易失性存储器的动作变得不稳定。
接着，如前述那样，参照附图对与本发明相关的半导体存储器的实施例进行说明。此外，在与用图9～图11所述的相同的部分，标以相同的标号。
实施例1图1表示本发明的半导体存储器的实施例1的电路结构图。
在图1中，1、2是二极管，3、4是寄生电阻。5、6是单元板极线39、40的驱动器。二极管1、2的N型半导体区域(负极侧)与单元板极线39、40上、而P型半导体区域(正极侧)与接地电位。这里，本发明的数据线分别对应于位线35～38。本发明的稳压手段相应为二极管1、2。
图2表示本实施例的半导体存储器的再写入动作的时序图。
在图1和图2中，单元板极线39为逻辑电压“L”，接着，讨论在位线预充电控制信号BLP为逻辑电压“H”、以位线35、36为逻辑电压“L”的场合的向存储器单元的再写入动作时的存储器单元30a的动作。
实际上，在单元板极线驱动器5和单元板极线39之间存在由于布线电阻和接触电阻等产生的寄生电阻3。当寄生电阻3存在、且位线电压从“H”转移到“L”时，利用强电介质电容器电容(Cmc)的电容耦合，单元板极线39暂时地成为负电压。通过模拟后约为1.5V左右的负电压。如图2虚线所示，施加在强电介质电容器上的电压在存储器单元的数据为“L”侧的场合，施加约为1.5V左右的正向的电压。
然而，借助于插入二极管1，单元板极线39的电压只下降到二极管的固有电压(约-0.7V左右)。也就是说，在进行再写入动作的场合中防止单元板极线39为-1V以下的电压(例如-1.5V)，即防止在强电介质电容器的耐压以上。因此，不会丢失在互补数据内、对应于逻辑电压“L”的强电介质电容器的剩余电荷，能实现相当稳定的非易失性强电介质的半导体存储器。
二极管1、2能在形成半导体器件的N型晶体管的源极、漏极时同时形成，且面积也很小。因此，半导体存储器的制造成本不会增加。
此外，在实施例1中，是二极管1、2配置在单元板极线驱动器5、6和寄生电阻3、4的附近的结构，但当配置在最离开单元板极线驱动器5、6和寄生电阻3、4的位置时，还能减少单元板极线39、40的本身布线电阻的影响。
在本实施例中，对由2个晶体管和2个强电介质电容器构成的2T2C型的存储器单元进行了说明，但在由1个晶体管和1个强电介质电容器构成的1T1C型的存储器单元中也能得到与前述相同的效果。
也就是说，通常1T1C型的存储器单元场合，因为它具有一个很大的特点是能缩小存储器单元的尺寸，所以用在大容量的存储器中。但是，因同时被激活的存储器单元增加，所以在使用时，如果例如7个存储器单元为逻辑“H”状态、1个存储器单元为逻辑“L”状态，则向单元板极线的负电压的转移增大，会更进一步发生“L”数据的破坏。
也就是说，如2T2C型的存储器单元那样，在存储器单元中，逻辑“H”状态的强电介质电容器和“L”状态的强电介质电容器数量相同，与这种场合相比，1T1C型的存储器单元的“L”数据的破坏更加容易发生，作为非易失性强电介质电容器的动作容易变得不稳定。因此，对于使用1T1C型的存储器单元的半导体存储器，采用前述实施例结构的效果更加进一步增大。
实施例2接着，参照图3对本发明的实施例2进行说明。
在图3中，7、8是N型晶体管。N型晶体管7、8栅极和源极与接地电位，漏极与单元板极线39上。本发明的稳压手段相应为N型晶体管7、8。
在存储器单元30a读出的场合，寄生电阻3存在，在进行再写入动作的场合，(即在位线预充电控制信号BLP为逻辑电压“H”，位线35、36为逻辑电压“L”的过程中)，由于使互补型数据一方的数据为逻辑电压“H”的强电介质电容器电容(Cmc)，单元板极线39暂时地成为负的电压。
但是，利用N型晶体管7，单元板极线39的电压仅下降到N型晶体管7的阈值电压(约-0.7V左右)。也就是说，在进行再写入动作的场合，能防止单元板极线39在-1V以下，互补型数据的存储器单元的逻辑电压“L”的数据不会丢失，并能做成稳定的非易失性强电介质的半导体存储器。
本实施例2的场合与实施例1相比，在半导体存储器内部形成的晶体管7、8的区域部分的面积增加。但是，在本实施例2中，因能良好地控制晶体管7、8的阈值电压，所以能得到稳定的动作。而对于实施例1的场合，在CMOS的生产工序结束后的检查工序中，因不能监控二极管1、2的特性，所以有时二极管1、2的固定电位发生变化。
实施例3
接着，参照图4对本发明的实施例3进行说明。
如图4所示，强电介质电容器9、10的一个电极与接地电位，另一个电极与单元板极线上。本发明的稳压手段相应为强电介质电容器9、10。
当考虑存储器单元30a的读出的场合时，在实际的半导体存储器中，存在寄生电阻3，在进行再写入动作的场合，(即在位线预充电控制信号BLP为逻辑电压“H”，位线35、36为逻辑电压“L”的过程中)，由于使互补型数据一方的数据为逻辑电压“H”的强电介质电容器电容(Cmc)的电容耦合，单元板极线39暂时地成为负的电压。
但是，借助于附加强电介质电容器9、10的电容，存储器单元的逻辑电压“H”的电容与强电介质电容器9的电容的电容量比例发生变化。因根据存储器单元电容与附加的电容9的电容量分配来决定单元板极线39的电压，所以如果使附加的强电介质电容器电容达到激活的存储器单元个数的电容值的程度，则能使暂时地转移的单元板极线39的负电压减半(即从-1.5减到-0.7)。
也就是说，借助于增加附加的强电介质电容器电容，则能在进行再写入动作中控制单元板极线39的电压，不会丢失互补型数据的存储器单元的逻辑电压“L”的数据，并能做成稳定的非易失性的强电介质的半导体存储器。
实施例4接着，参照图5对本发明的实施例4进行说明。
如图5所示，在本实施例中，以共用存储器单元30a、30c和存储器单元30b、30d的单元板极线39为特征。
当考虑存储器单元30a的读出的场合时，在实际的半导体存储器中，存在寄生电阻3，在进行再写入动作的场合，(即在位线预充电控制信号BLP为逻辑电压“H”，位线35、36为逻辑电压“L”的过程中)，由于使互补型数据一方的数据为逻辑电压“H”的强电介质电容器电容(Cmc)，单元板极线39暂时地成为负的电压。但是，借助于共用存储器单元30a、30c和存储器单元30b、30d的单元板极线39，将增加与单元板极线39相连的寄生电容。在进行上述再写入动作时，由于单元板极线39的电压由该寄存电容与存储器单元的逻辑电压“H”的电容的电容量分配来决定，因此能使暂时地转移的单元板极线39的负电压减半。
也就是说，借助于共存存储器单元30a、30b和存储器单元30b、30d的单元板极线39，能防止在进行前述的再写入的动作场合，单元板极线39成为-1V以下的电压，不会丢失互补型数据的存储器单元的逻辑电压“L”的数据，并能做成稳定的非易失性的强电介质的半导体存储器。
实施例5接着，参照图6对本发明的实施例5进行说明。
在图6中，30a～30d是存储器单元，31a～31d是存储器单元晶体管。32、34是字线，33a～33d是存储器单元电容器。35～38是位线，39、40是单元板极线。41、42是读出放大器，43～46是位线预充电用晶体管，BLP是位线预充电控制信号，SAE是读出放大器控制信号。40a～40d是晶体管。例如，晶体管40a的漏极与存储器单元晶体管31a和强电介质电容器33a的连接点上。晶体管40a的栅极与施加位线预充电控制信号的信号线上，其源极与单元板极线39上。如图所示，对于其它的晶体管40b～40d也与其基本相同地进行连接。
当考虑存储器单元30a的读出的场合时，在实际的半导体存储器中，存在寄生电阻3，在进行再写入动作的场合，(即在位线预充电控制信号BLP为逻辑电压“H”，位线35、36为逻辑电压“L”的过程中)，由于使互补型数据一方的数据为逻辑电压“H”的强电介质电容器电容(Cmc)的电容耦合，单元板极线39暂时地成为负的电压。但是，因存在晶体管40a，所以在以位线预充电控制信号BLP为逻辑电压“H”，位线35、36为逻辑电压“L”的过程中，单元板极线39不会成为负电压。因此，施加在存储器单元的强电介质电容器的两端上的电压不会反转。
也就是说，能防止在进行再写入动作的场合，单元板极线39成为0V以下的电压，不会丢失互补型数据的存储器单元的逻辑电压“L”的数据，并能做成稳定的非易失性的强电介质的半导体存储器。
实施例6接着，参照图7对本发明的实施例6进行说明。
在图7中，11a～11d是连接在存储器单元30a～30d和位线预充电用晶体管43～46之间的电阻元件。
当考虑存储器单元30a的读出的场合时，在实际的半导体存储器中，存在寄生电阻3，在进行再写入动作的场合，(即在位线预充电控制信号BLP为逻辑电压“H”，位线35、36为逻辑电压“L”的过程中)，由于使互补型数据一方的数据为逻辑电压“H”的强电介质电容器电容(Cmc)的电容耦合，单元板极线39暂时地成为负的电压。
时间常数约为n×Rep×Cmc。这里，n是同时被激活的位线对的根数。
强电介质存储器单元虽然有每单位面积的电容量大的特点，但在进行再写入动作的场合，位线和单元板极线的耦合电容增大。
这里，存储器单元电容一定的场合，同时被激活的位线对的根数(n)越多、或者寄生电阻越大，单元板极线越成为更大的负电压。
例如，8根位线对被激活，板极线的寄生电阻(Rep)为500Ω，存储器单元的电容(Cmc)为2pF的场合，单元板极线39暂时地成为负电压的期间为8×500Ω×2pF＝8nsec。如果对位线进行预充电的期间比该期间还短，，即从位线的逻辑电压“H”切换成逻辑电压“L”的期间(转移时间)比8nsec快，则单元板极线39暂时地成为负的电压。进行模拟后的结果，在电源电压5V的场合、单元板极线39的电压最差的情况降低到约-1.5V。
这里，如果位线电压从逻辑电压“H”到“L”的转移时间(时间常数)在8nsec以上，则单元板极线电压不会成为负的电压，再写入存储器单元的逻辑电压“L”的强电介质电容器的动作点留在图10的点E。
也就是说，在位线的电容为1pF的场合，如果存在于存储器单元30a～30d和位线预充电用晶体管43～46之间的电阻元件11a～11d的电阻值在8kΩ以上，则为了对位线进行预充电而产生的单元板极线39的电压不会在0V以下。
也就是说，能防止在进行再写入动作的场合，单元板极线39成为0V以下的电压，不会丢失互补型数据的存储器单元的逻辑电压“L”的数据，并能做成稳定的非易失性的强电介质的半导体存储器。
此外，虽然这种附加的电阻元件11a～11d也可以用扩散电阻形成，但是为了在半导体存储器形成的处理时能高精度地进行控制，用多晶硅形成电阻为佳。
实施例7接着，参照图8对本发明的实施例7进行说明。
在图8中，12a～12d是存在于存储器单元30a～30d和位线预充电用晶体管43～46之间的电容元件。
当考虑存储器单元30a的读出的场合时，在实际的半导体存储器中，存在寄生电阻3(Rep)，在进行再写入动作的场合，(即在位线预充电控制信号BLP为逻辑电压“H”，位线35、36为逻辑电压“L”的过程中)，由于使互补型数据一方的数据为逻辑电压“H”的强电介质电容器电容(Cmc)的电容耦合，板极线39暂时地成为负的电压。
时间常数约为n×Rep×Cmc。这里，n是同时被激活的位线对的根数。
强电介质存储器单元虽然有每单位面积的电容量大的特点，但在进行再写入动作的场合，位线和单元板极线的耦合电容增大。
这里，存储器单元电容一定的场合，同时被激活的位线对的根数(n)越多、或者寄生电阻越大，单元板极线越成为更大的负电压。
例如，8根位线对被激活，板极线的寄生电阻(Rep)为500Ω，存储器单元的电容(Cmc)为2pF的场合，单元板极线39暂时地成为负电压的期间为8×500Ω×2pF＝8nsec。如果对位线进行预充电的期间比该期间还短，，即从位线的逻辑电压“H”切换成逻辑电压“L”的期间(转移时间)比8nsec快，则单元板极线39暂时地成为负的电压。进行模拟后的结果，在电源电压5V的场合、单元板极线39的电压最差的情况降低到约-1.5V。
这里，如果位线电压从逻辑电压“H”到“L”的转移时间(时间常数)在8nsec以上，则单元板极线电压不会成为负的电压，写入存储器单元的逻辑电压“0”的强电介质电容器的动作点留在图10的点E。
也就是说，在位线的电容为1pF、对位线进行预充电的晶体管的导通时的电阻为5kΩ的场合，如果附加的电容元件12a～12d的电容为1pF以上，则位线电压从逻辑电压“H”到“L”的转移时间(时间常数)为5kΩ×(1+1)＝10nsec。以前述条件为基础，由于使互补型数据一方的数据为逻辑电压“H”的强电介质电容器电容(Cme)的电容耦合，则与板极线39暂时地成为负的电压的时间常数约为8nsec相比，前述转移时间更长。因此，为了对位线进行预充电而产生的单元板极线39的电压不会在0V以下。
也就是说，能防止在进行再写入动作的场合，单元板极线39成为0V以下的电压，不会丢失互补型数据的存储器单元的逻辑电压“L”的数据，并能做成稳定的非易失性的强电介质的半导体存储器。
此外，虽然这种附加的电容元件12a～12d也可以用MOS晶体管的栅极电容形成，但若采用强电介质电容器，则因介电常数大，所以能将面积缩小到10分之1至100分之1。
如前所述，在本发明的实施例1中，由于具有N型半导体与板极线39、40相连、而P型半导体与接地电位相连的二极管，单元板极线的电压只下降到二极管的固有电压(约-0.7V左右)。
也就是说，能防止在进行再写入动作的场合，单元板极线39成为-1V以下的电压、即强电介质电容器的耐压以上(约-0.7V左右)，不会丢失互补型数据的存储器单元的逻辑电压“L”的数据，并能做成稳定的非易失性的强电介质的半导体存储器。此外，连接在单元板极线上的二极管能在形成半导体器件的N型晶体管的源极、漏极时同时形成，且面积较小。因此，半导体存储器的制造成本不会增加。
在本发明的实施例2中，N型晶体管将栅极和源极与接地电位，漏极与单元板极线上。与实施例1相比，虽然半导体存储器内的面积增加，但因晶体管的阈值电压被控制，所以能得到更稳定动作的非易失性半导体存储器。与此相比，如前所述，在实施例1中二极管的固有电位，由于在检查工序中未进行监控，因此有时有变化。
在本发明的实施例3中，将强电介质电容器9、10的各一个电极与接地电位，将另一个电极与单元板极线上。借助于增加它们附加的强电介质电容器的电容量，在进行再写入动作的场合，能控制单元板极线的电压，不会丢失互补型数据的存储器单元的逻辑电压“L”的数据，并能做成稳定的非易失性的强电介质的半导体存储器。
在本发明的实施例4中，采用共用相邻的存储器单元的单元板极线的结构。由此，因增加了与单元板极线上的寄生电容，所以在以位线预充电控制信号BLP为逻辑电压“H”、以位线为逻辑电压“L”的过程中，根据与存储器单元的逻辑电压“H”的电容的电容量分配决定单元板极线的电压。因此，能使单元板极线的向负电压的转移量减半。
在本发明的实施例5中，具有将漏极与存储器单元晶体管和强电介质电容器的连接点上、将栅极与位线预充电控制信号线上、将源极与单元板极线的晶体管。因设置了这种晶体管，所以在以位线预充电控制信号BLP为逻辑电压“H”、以位线为逻辑电压“L”的过程中，单元板极线完全不会成为负电压，并且施加在存储器单元的强电介质电容器的两端上的电压不会反转。
也就是说，能防止在进行再写入动作的场合，单元板极线成为0V以下的电压、不会丢失互补型数据的存储器单元的逻辑电压“L”的数据，并能做成稳定的非易失性的强电介质的半导体存储器。
在本发明的实施例6中，在存储器单元位线和位线预充电用晶体管之间附加电阻元件。而且，设定前述电阻元件的电阻值，使前述电阻元件和位线的电容所决定的时间常数、比存在于单元板极线驱动器和板极线之间的寄生电阻与存储器单元的强电介质电容器所决定的时间常数大。由此，能防止由于存储器单元电容和单元板极线的电容耦合而导致单元板极线成为0V以下的电压、不会丢失互补型数据的存储器单元的逻辑电压“L”的数据，并能做成稳定的非易失性的强电介质的半导体存储器。
在本发明的实施例7中，在存储器单元位线和位线预充电用晶体管之间附加电容元件。而且，设定前述电容元件的电容值，使前述电容元件和位线的电容以及用于使位线成为接地电压的晶体管导通电阻所决定的时间常数、比存在于单元板极线驱动器和板极线之间的寄生电阻与存储器单元的强电介质电容器所决定的时间常数大。由此，能防止由于存储器单元电容和单元板极线的电容耦合而导致单元板极线成为0V以下的电压、不会丢失互补型数据的存储器单元的逻辑电压“L”的数据，并能做成稳定的非易失性的强电介质的半导体存储器。
采用如前所述的实施例，则能防止在进行再写入动作的场合，单元板极线暂时地成为过度的负的电压(-1V左右)、在互补型数据中、不会丢失存储逻辑电压“L”的数据的存储器单元的内容，并能实现稳定的非易失性的强电介质的半导体存储器。
由前述可见，在进行再写入动作的场合，本发明有比以往能更进一步进行稳定的动作的长处。
工业上的实用性如前所述，本发明的半导体存储器，例如图1所示，具有与单元板极线39、40连接的二极管1、2的稳压手段，因此，在进行以位线预充电控制信号BLP为逻辑电压“H”、以位线35、36为逻辑电压“L”的再写入动作的场合，即使例如在单元板极线39上寄生电阻3存在，借助于连接二极管1、2，也能防止单元板极线39暂时地成为过度的负的电压(例如-1V以下)。因此，在进行再写入动作的场合，不会丢失存储逻辑电压“L”的数据，并能提供能进行稳定的动作的非易失性的强电介质的半导体存储器。
权利要求
1.一种半导体存储器，其特征在于，包括利用强电介质构成的强电介质电容器；分别设置单个或者多个所述强电介质电容器的利用所述强电介质的极化状态对信息进行存储的多个存储器单元；用于选择所述存储器单元的、与所述存储器单元连接的字线；在从被选择的所述存储器单元读出所述信息时使用的、与所述存储器单元相连的数据线；在所述信息的读出和再写入中使用的、与所述存储器单元相连的单元板极线；和在对于所述强电介质电容器进行所述再写入的动作时，使施加在所述单元板极线上的电压稳定的稳压手段。
2.如权利要求1所述的半导体存储器，其特征在于，所述稳压手段还具有将负极侧与所述单元板极线上，而且将正极侧与接地电位的部位上的二极管。
3.如权利要求1所述的半导体存储器，其特征在于，所述稳压手段还具有将漏极与所述单元板极线上，而且将栅极和源极与接地电位的部位上的N型晶体管。
4.如权利要求1所述的半导体存储器，其特征在于，所述稳压手段还具有将一个电极与所述单元板极线上，而且将另一个电极与接地电位的部位上的第2强电介质电容器。
5.如权利要求1所述的半导体存储器，其特征在于，所述字线和所述数据线配置成矩阵状，构成基于所述多个存储器单元的存储器单元阵列，并与所述字线平行地配置所述单元板极线；所述稳压手段是至少由2个所述存储器单元共用的单元板极线。
6.如权利要求1所述的半导体存储器，其特征在于，具有在选择所述存储器单元时，切换所述强电介质电容器和所述数据线的电气连接状态的的开关手段；所述稳压手段是晶体管元件，将其晶体管元件的漏极与所述强电介质电容器的两个电极中的与所述开关手段连接的一个电极上，将源极与所述板极线上，将栅极与对所述字线进行预充电的信号线上。
7.如权利要求1所述的半导体存储器，其特征在于，所述稳压手段是与所述数据线连接的电阻元件，该手段这样设定，使得所述电阻元件的电阻值与其数据线的电容所决定的时间常数、比存在于所述单元板极线的寄生电阻与所述存储器单元的强电介质电容器所决定的时间常数要大。
8.如权利要求1所述的半导体存储器，其特征在于，具有用作开关元件的晶体管，以便在所述再写入时、用于使所述数据线的电位成为接地电位；所述稳压手段是与所述数据线连接的电阻元件，该手段这样设定，使得所述电阻元件的电阻值与其数据线的电容所决定的时间常数、比存在于所述单元板极线的寄生电阻与所述存储器单元的强电介质电容器所决定的时间常数要大。
全文摘要
本发明揭示一种半导体存储器,包括将二极管(1)、(2)与单元板极线(30)、(40)上。因此,在进行再写入动作的场合,即使例如寄生电阻(3)存在于单元板极线(39),也能防止在成为数据丢失原因的单元板极线(39)暂时地转移到过渡的负电压(例如－1V以下)的过渡现象的发生。这种非易失性的半导体存储器在进行再写入动作的场合不会丢失存储器单元的逻辑电压“L”的数据、能进行稳定的动作。
文档编号H01L29/792GK1189234SQ9719039
公开日1998年7月29日 申请日期1997年4月11日 优先权日1996年4月19日
发明者中根让治, 森胁信行 申请人:松下电子工业株式会社