专利名称：半导体存储器的制作方法
技术领域：
本发明涉及半导体存储器，特别是涉及根据在构成存储单元的电容元件中已被储存的电容来判定存储状态的半导体存储器。
背景技术：
作为半导体存储器的代表性的一种的DRAM(动态随机存取存储器)的存储单元的结构是1元件型(1晶体管和1电容器)的，因为存储单元本身的结构简单，故作为最适合于半导体器件的高集成化、大容量化的结构被使用于各种各样的电子装置中。
图30是示出在DRAM中的存储单元阵列上排列成行列状的存储单元的结构的电路图。
参照图30，存储单元1000具备n沟道MOS(金属-氧化物-半导体)晶体管1002和电容器1004。n沟道MOS晶体管1002的源/漏的一方导电性地连接到位线1008上，而且，源/漏的另一方导电性地连接到电容器1004的一个电极上。n沟道MOS晶体管1002的栅导电性地连接到字线1006上。电容器1004的另一个电极导电性地连接到单元板电位1010上。
n沟道MOS晶体管1002只在数据写入时和数据读出时由被激活的字线1006驱动，只在数据写入时和数据读出时导通，在除此以外时关断。
电容器1004根据是否蓄积了电荷来存储2进制信息“1”、“0”。通过从位线1008经n沟道MOS晶体管1002对电容器1004施加与2进制信息“1”、“0”对应的电压，进行电容器1004的充放电，进行数据的写入。
即，在进行数据“1”的写入时，将位线1008预充电到电源电压Vcc，通过字线1006被激活，n沟道MOS晶体管1002导通，从位线1008经n沟道MOS晶体管1002对电容器1004施加电源电压Vcc，在电容器1004中储存电荷。而且，在该电容器1004中储存了电荷的状态与数据“1”相对应。
此外，在进行数据“0”的写入时，将位线1008预充电到接地电压GND，通过字线1006被激活，n沟道MOS晶体管1002导通，电荷从电容器1004经n沟道MOS晶体管1002对位线1008放电。而且，在该电容器1004中未储存电荷的状态与存储数据“0”相对应。
另一方面，在进行数据的读出时，预先将位线1008预充电到电压Vcc/2，通过字线1006被激活，n沟道MOS晶体管1002导通，位线1008与电容器1004通电。由此，在位线1008上显现与电容器1004的储存电荷的状态对应的微小的电压变化，未图示的读出放大器将该微小的电压变化放大为电源电压Vcc或接地电压GND。该位线1008的电压电平与已被读出的数据的状态相对应。
再有，由于上述的数据的读出工作是破坏性的读出，故根据已被读出的数据，在位线1008的电压已被放大为电源电压Vcc或接地电压GND的状态下，字线1006再次被激活，用与上述的数据的写入工作同样的工作进行对电容器1004的再充电。由此，与数据的读出对应地一度被破坏的数据恢复到原来的状态。
但是，在DRAM的存储单元中，与存储数据相当的电容器1004的电荷由于各种各样的原因而漏泄，缓慢地消失。即，存储数据随时间的流逝而消失。因此，在DRAM中，在数据的读出中，在不能检测出与存储数据对应的位线1008的电压变化之前，实施一度读出数据并再次写入这样的刷新工作。
对于DRAM来说，必须常时地周期性地对全部的存储单元进行该刷新工作，在这一点上存在高速化、低功耗化方面的缺点，相对于不需要刷新工作的SRAM(静态随机存取存储器)，存在从高速化、低功耗化的观点来看较差的问题。
发明内容
本发明的目的在于提供不需要刷新工作的半导体存储器。
本发明的半导体存储器是包含排列成行列状的多个存储单元的半导体存储器，多个存储单元分别根据电容元件中已被储存的电容来判定存储状态。多个存储单元分别具备传输门晶体管；电容元件；第1倒相器；以及第2倒相器。传输门晶体管具有1对源/漏。电容元件具有互相对置以便能储存电容的第1和第2电极，第1电极导电性地连接到1对源/漏的一方上。第1倒相器具有导电性地连接到1对源/漏的一方上的输入节点。第2倒相器具有导电性地连接到第1倒相器的输出节点上的输入节点和导电性地连接到第1倒相器的输入节点上的输出节点。电容元件的第1电极导电性地连接到第2倒相器的输出节点上，第2电极导电性地连接到第1倒相器的输出节点上。根据电容元件中已被储存的电容来判定存储状态。
按照本发明的半导体存储器，在排列成行列状的多个存储单元中，分别以交叉耦合的方式连接了第1倒相器和第2倒相器。此外，储存电容的电容元件的第1电极导电性地连接到第2倒相器的输出节点上，第2电极导电性地连接到第1倒相器的输出节点上。因而，来自电容元件的电荷的漏泄被以交叉耦合的方式连接的电路所补偿。其结果，在没有刷新工作的情况下可防止因电荷的漏泄导致的存储状态的消失。
图1是示出本发明的实施例1～3的半导体存储器的整体结构的概略框图。
图2是示出本发明的实施例1的半导体存储器中的存储单元阵列内配置的存储单元的结构的电路图。
图3是示出本发明的实施例1中的DRAM的存储单元阵列的结构的一部分的平面示意图。
图4是示出图3的单位单元区域A和C的平面布局结构的平面图。
图5～图9是从图4的平面布局结构的下层起从下向上按顺序示出了第1层～第5层的平面图。
图10是沿图4的X-X线的概略剖面图。
图11是示出本发明的实施例2的半导体存储器中的存储单元阵列内配置的存储单元的结构的电路图。
图12是示出本发明的实施例2中的DRAM的存储单元阵列的结构的一部分的平面示意图。
图13是示出图12的单位单元区域A和C的平面布局结构的平面图。
图14～图18是从图13的平面布局结构的下层起从下向上按顺序示出了第1层～第5层的平面图。
图19是沿图13的XIX-XIX线的概略剖面图。
图20是示出本发明的实施例3中的半导体存储器中的存储单元阵列内配置的存储单元的结构的电路图。
图21是示出本发明的实施例3中的DRAM的存储单元阵列的结构的一部分的平面示意图。
图22是示出图21的单位单元区域A和C的平面布局结构的平面图。
图23～图28是从图21的平面布局结构的下层起从下向上按顺序示出了第1层～第6层的平面图。
图29是沿图22的XXIX-XXIX线的概略剖面图。
图30是示出在DRAM中的存储单元阵列上排列成行列状的存储单元的结构的电路图。
具体实施例方式
以下，根据
本发明的实施例。
(实施例1)参照图1，半导体存储器1具备控制信号端子2、时钟端子3、地址端子4、数据输入输出端子5、控制信号缓冲器6、时钟缓冲器7、地址缓冲器8、输入输出缓冲器9、控制电路10、行地址译码器11、列地址译码器12、读出放大器/输入输出控制电路13和存储单元阵列14。
再有，在图1中，关于半导体存储器1只是代表性地示出了有关数据输入输出的主要部分，省略了其它部分的图示。
控制信号端子2接受芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS和写启动信号/WE的指令控制信号。时钟端子3接受外部时钟CLK和时钟启动信号CKE。地址端子4接受地址信号A0～An(n是自然数)。
时钟缓冲器7接受外部时钟CLK，发生内部时钟，输出给控制信号缓冲器6、地址缓冲器8、输入输出缓冲器9和控制电路10。控制信号缓冲器6根据从时钟缓冲器7接受的内部时钟，取入并锁存芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS和写启动信号/WE，输出给控制电路10。地址缓冲器8根据从时钟缓冲器7接受的内部时钟，取入并锁存地址信号A1～An，发生内部地址信号，输出给行地址译码器11和列地址译码器12。
数据输入输出端子5是使在半导体存储器1中被读写的数据与外部进行授受的端子，在数据写入时接受从外部输入的数据DQ1～DQi(i是自然数)，在数据读出时对外部输出数据DQ1～DQi。
控制电路10根据从时钟缓冲器7接受的内部时钟，从控制信号缓冲器6取入指令控制信号，根据已取入的指令控制信号控制行地址译码器11、列地址译码器12和输入输出缓冲器9。由此，进行数据DQ1～DQi的对于存储单元阵列14的读写。
输入输出缓冲器9在数据写入时根据从时钟缓冲器7接受的内部时钟和来自控制电路10的指示，取入并锁存数据DQ1～DQi，将内部数据IDQ输出给读出放大器/输入输出控制电路13。另一方面，输入输出缓冲器9在数据读出时，根据从时钟缓冲器7接受的内部时钟和来自控制电路10的指示，将从读出放大器/输入输出控制电路13接受的内部数据IDQ输出给数据输入输出端子5。
行地址译码器11根据来自控制电路10的指示，选择与地址信号A1～An对应的存储单元阵列14内的字线，激活由未图示的字线驱动器选择的字线。此外，列地址译码器12根据来自控制电路10的指示，选择与地址信号A1～An对应的存储单元阵列14内的位线对。
读出放大器/输入输出控制电路13在数据写入时，根据从输入输出缓冲器9接受的内部数据IDQ的逻辑电平，将由列地址译码器12选择的位线对预充电到电源电压Vcc或接地电压GND。由此，对导电性地连接到由行地址译码器11激活的字线和由列地址译码器12选择的、被读出放大器/输入输出控制电路13预充电的位线对上的存储单元阵列14内的存储单元进行内部数据IDQ的写入。
另一方面，读出放大器/输入输出控制电路13在数据读出时，将在数据读出前由列地址译码器12选择的位线对预充电到电压Vcc/2，在已被选择的位线对中检测/放大与读出数据对应地发生的微小电压变化，判定读出数据的逻辑电平，输出给输入输出缓冲器9。
存储单元阵列14是以行列状排列了后述的存储单元的存储单元组，经与各行对应的字线与行地址译码器11导电性地连接，此外，经与各列对应的位线对与读出放大器/输入输出控制电路13导电性地连接。
参照图2，在存储单元阵列内，多条字线22分别在行方向(图中的横方向)上延伸，多条位线21分别在列方向(图中的纵方向)上延伸，以多条字线22的每一条与多条位线21的每一条交叉的方式进行了配置。在多条字线22的每一条与多条位线21的每一条的各交叉部附近配置了存储单元35，由此，将多个存储单元35配置成行列状。
多个存储单元35各自具备n沟道MOS晶体管(传输门晶体管)23、电容器(电容元件)32、第1倒相器26和第2倒相器29。即，存储单元35具有在由n沟道MOS晶体管23和电容器32构成的存储单元上附加了第1和第2倒相器26、29的结构。第1倒相器26由p沟道MOS晶体管24和n沟道MOS晶体管25构成，第2倒相器29由p沟道MOS晶体管27和n沟道M0S晶体管28构成。
关于n沟道MOS晶体管23，其栅导电性地连接到字线22上，其源/漏的一方导电性地连接到位线21上，而且其源/漏的另一方导电性地连接到电容器32上。n沟道M0S晶体管23由只在数据写入时和数据读出时被激活的字线22驱动，只在数据写入时和数据读出时导通，在除此以外时关断。
电容器32具有夹住电容器电介质而互相对置的一个电极和另一个电极。一个电极导电性地连接到n沟道MOS晶体管23的源/漏的另一方上。该电容器32通过被施加与来自位线21的2进制信息“1”、“0”对应的电压而引起充放电，由此进行数据的写入。
在第1倒相器26中，在电源节点30与接地节点31之间串联地连接了p沟道MOS晶体管24与n沟道MOS晶体管25，其连接部是第1倒相器26的输出节点34。p沟道MOS晶体管24的栅与n沟道MOS晶体管25的栅互相导电性地连接，其连接部是第1倒相器26的输入节点33。
在第2倒相器29中，在电源节点30与接地节点31之间串联地连接了p沟道MOS晶体管27与n沟道MOS晶体管28，其连接部是第2倒相器29的输出节点37。p沟道MOS晶体管27的栅与n沟道MOS晶体管28的栅互相导电性地连接，其连接部是第1倒相器26的输入节点36。
第1倒相器26的输入节点33与第2倒相器29的输出节点37导电性地连接，第1倒相器26的输出节点34与第2倒相器29的输入节点36导电性地连接。通过以这种方式来连接，以彼此交叉耦合的方式连接了这2个倒相器26、29。
在本实施例的存储单元35中应特别注意的是，电容器32的一个电极导电性地连接到第2倒相器29的输出节点37上，而且电容器32的另一个电极导电性地连接到第1倒相器26的输出节点34上。
接着，说明实施例1中的存储单元阵列和存储单元的具体的结构。
首先，参照图3，在存储单元阵列内，多条字线303的每一条与多条位线316的每一条以互相正交的方式来形成，在字线303与位线316的每个交叉部上配置了存储单元，用斜线示出的部分是形成1个存储单元的单位单元区域。此外，将在列方向(图中的纵方向)上并排地配置的单位单元区域A和B的各平面布局结构构成为相对于两者的边界线彼此呈线对称。此外，在行方向(图中的横方向)上并排地配置的单位单元区域A和C的各平面布局具有彼此相同的结构。再有，在图3中，为了说明的方便起见，只图示了位线和字线。
图4～图9的用虚线包围的区域100是1个存储单元的区域。
参照图5和图10，在硅衬底320的表面上邻接地形成了p阱区300和n阱区301。
在硅衬底320的表面上形成了元件隔离用的场氧化膜326。在由该场氧化膜326进行了隔离的p阱区300的表面的有源区302(302a～302i)中形成了n沟道MOS晶体管23、25、28。此外，在由该场氧化膜326进行了隔离的n阱区301的表面上形成了p沟道MOS晶体管24、27。
n沟道MOS晶体管23具有都由n型的杂质扩散区构成的1对源/漏302a、302b；以及在被该1对源/漏302a、302b夹住的区域上介入栅绝缘层(未图示)而形成的栅305a。
此外，n沟道MOS晶体管25具有都由n型的杂质扩散区构成的源302c和漏302b；以及在被该源302c和漏302b夹住的区域上介入栅绝缘层(未图示)而形成的栅305b。
此外，n沟道MOS晶体管28具有都由n型的杂质扩散区构成的源302d和漏302e；以及在被该源302d和漏302e夹住的区域上介入栅绝缘层(未图示)而形成的栅305c。
此外，p沟道MOS晶体管24具有都由p型的杂质扩散区构成的源302f和漏302g；以及在被该源302f和漏302g夹住的区域上介入栅绝缘层(未图示)而形成的栅306a。
此外，p沟道MOS晶体管27具有都由p型的杂质扩散区构成的源302h和漏302i；以及在被该源302h和漏302i夹住的区域上介入栅绝缘层(未图示)而形成的栅306b。
n沟道MOS晶体管23的栅305a与字线303为一体化，在行方向(图5中的横方向)上横截单位单元区域。n沟道MOS晶体管23的源/漏的另一方302b和n沟道MOS晶体管25的漏302b由共同的杂质扩散区形成。n沟道MOS晶体管25的栅305b和p沟道MOS晶体管24的栅306a用由共同的掺杂多晶硅层(导入了杂质的多晶硅层)构成的倒相器栅304a来形成。此外，n沟道MOS晶体管28的栅305c和p沟道MOS晶体管27的栅306b用由共同的掺杂多晶硅层构成的倒相器栅304b来形成。
在硅衬底320上形成了层间绝缘层321以便覆盖这些n沟道MOS晶体管23、25、28和p沟道MOS晶体管24、27。
参照图6和图10，在层间绝缘层321上形成了由金属层构成的衬垫310、GND布线311和Vcc布线312。GND布线311和Vcc布线312互相平行地在行方向上横截单位单元区域。
衬垫310经接点3071导电性地连接到n沟道MOS晶体管23的源/漏的一方302a上。GND布线311经接点3072a导电性地连接到n沟道MOS晶体管25的源302c上，而且经接点3072b导电性地连接到n沟道MOS晶体管28的源302d上。Vcc布线312经接点3073a导电性地连接到p沟道MOS晶体管24的源302f上，而且经接点3073b导电性地连接到p沟道MOS晶体管27的源302h上。
在层间绝缘层321上形成了层间绝缘层322以便覆盖这些衬垫310、GND布线311和Vcc布线312。
参照图7和图10，在层间绝缘层322上形成了由掺杂多晶硅构成的布线314。该布线314具有如图7中所示那样反U字形的平面形状。布线314构成了电容器32的下部电极。
该布线314经接点3091导电性地连接到倒相器栅304a上。此外，布线314经接点3080a导电性地连接到n沟道MOS晶体管28的漏302e上，而且经接点3080b导电性地连接到p沟道MOS晶体管27的漏302i上。
在层间绝缘层322上形成了层间绝缘层323以便覆盖该布线314。
参照图8和图10，在层间绝缘层323上形成了由掺杂多晶硅层构成的布线315。该布线315具有占据单位单元区域的平面区域的大部分的那样的长方形的平面形状。布线315形成了电容器32的上部电极。
布线315经接点3081a导电性地连接到n沟道MOS晶体管23的源/漏的另一方302b和n沟道MOS晶体管25的漏302b这两者上，而且经接点3081b导电性地连接到p沟道MOS晶体管24的漏302g上。此外，布线315经接点3090导电性地连接到倒相器栅304b上。再有，因为布线314和布线315必须构成电容器32，故被布线314和布线315夹住的部分的层间绝缘层323的厚度比其它的部分薄。
在层间绝缘层323上形成了层间绝缘层324以便覆盖该布线315。
参照图9和图10，在层间绝缘层324上形成了由金属层构成的位线316。位线316在列方向上横截单位单元区域。位线316经接点3092导电性地连接到衬垫310上。在层间绝缘层324上形成了层间绝缘层325以便覆盖该位线316。
其次，说明实施例1中的存储单元35的工作。
(1)数据“1”的写入参照图2，在存储单元35中写入数据“1”时，首先通过n沟道MOS晶体管23导通，对第1倒相器26的输入节点33供给位线的Vcc电位。据此，在第1倒相器26中n沟道MOS晶体管25导通，p沟道MOS晶体管24关断。由此，第1倒相器26的输出节点34的电位为接地电位。将该第1倒相器26的输出节点34的接地电位供给第2倒相器29的输入节点36。据此，在第2倒相器29中n沟道MOS晶体管28关断，p沟道MOS晶体管27导通。由此，第2倒相器29的输出节点37的电位成为Vcc电位。
在此，电容器32的一个电极导电性地连接到第2倒相器29的输出节点37上，而且另一个电极导电性地连接到第1倒相器26的输出节点34上。因此，电容器32的一个电极的电位成为Vcc电位，而且另一个电极的电位成为接地电位，在一个电极上蓄积正电荷。该状态成为数据“1”的存储状态。
(2)数据“0”的写入参照图2，在存储单元35中写入数据“0”时，首先通过n沟道MOS晶体管23导通，对第1倒相器26的输入节点33供给位线的接地电位。据此，在第1倒相器26中n沟道MOS晶体管25关断，p沟道MOS晶体管24导通。由此，第1倒相器26的输出节点34的电位为Vcc电位。将该第1倒相器26的输出节点34的Vcc电位供给第2倒相器29的输入节点36。据此，在第2倒相器29中n沟道MOS晶体管28导通，p沟道MOS晶体管27关断。由此，第2倒相器29的输出节点37的电位成为接地电位。
在此，电容器32的一个电极导电性地连接到第2倒相器29的输出节点37上，而且另一个电极导电性地连接到第1倒相器26的输出节点34上。因此，电容器32的一个电极的电位成为接地电位，而且另一个电极的电位成为Vcc电位，在另一个电极上蓄积正电荷。该状态成为数据“0”的存储状态。
(3)存储数据的读出可用与一般的DRAM相同的工作来进行存储单元35中的存储数据的读出。即，预先将位线21预充电到电压Vcc/2，在数据的读出时，对字线22施加已被升压的电源电压，字线22被激活。由此，n沟道MOS晶体管23导通，由未图示的读出放大器检测出与节点33(电容器32的一个电极)的电位对应的位线21的微小电压变化，将位线21的电压放大至电源电压Vcc或接地电压GND。该位线21的电压电平与存储数据的状态相对应。即，根据电容器32中已被储存的电容来判定存储状态。
在本实施例中，电容器32的一个电极导电性地连接到第2倒相器29的输出节点37上，另一个电极导电性地连接到第1倒相器26的输出节点34上。因而，即使电容器32中已被蓄积的电荷因漏泄电流而丧失，也由互相交叉耦合的第1和第2倒相器26、29来弥补电荷。由此，由于在电容器32中常时地保持一定的电荷，故不需要刷新工作。
此外，在本实施例中，由于电容器32的一个电极导电性地连接到第2倒相器29的输出节点37上，而且另一个电极导电性地连接到第1倒相器26的输出节点34上，故没有必要将电容器32的一个电极和另一个电极连接到单元板电位上。于是，即使在因软错误而发生的电荷集中在输出节点37和输出节点34中的一方上的情况下，由于在输出节点37与输出节点34之间存在电容器32，故由于电容耦合的缘故，另一方的节点电位跟随其而变化。其结果，由于保存了输出节点37与输出节点34之间的电位差，故构成抗因软错误现象导致的存储数据的破坏的性能强的结构。
再者，在本实施例中，可用1个p型晶体管和1个n型晶体管这样的简单的结构形成倒相器26、29。此外，由于在n沟道MOS晶体管23的上部形成了电容器32，故可形成表面积大的电容器32。
(实施例2)参照图11，本实施例的存储单元35a成为使用电阻元件24a、27a来代替图2中示出的实施例1的存储单元35的p沟道MOS晶体管24、27的结构。电阻元件24a的一方连接到电源节点30上，另一方连接到节点34上。电阻元件27a的一方连接到电源节点30上，另一方连接到节点37上。由于电阻元件24a、27a以外的存储单元35a的结构与存储单元35的结构相同，故不重复进行其说明。
接着，说明实施例2中的存储单元阵列和存储单元的具体的结构。
首先，参照图12，在存储单元阵列内，对于多条字线401的每一条来说，以分别正交的方式形成了多条位线409和多条GND线408。在字线401与位线409的每个交叉部上配置了存储单元，用斜线示出的部分是形成1个存储单元的单位单元区域A。在各自的存储单元的边界上设置了GND线408，相邻的存储单元分别共有GND线408。此外，将在列方向(图中的纵方向)上并排地配置的单位单元区域A和B的各平面布局结构构成为相对于两者的边界线彼此呈线对称。此外，在行方向(图中的横方向)上并排地配置的单位单元区域A和C的各平面布局具有彼此相同的结构。再有，在图12中，为了说明的方便起见，只图示了位线、字线和GND线。
图13～图18的用虚线包围的区域100是1个存储单元的区域。
参照图14和图19，在硅衬底420的表面上形成了p阱区426。
在硅衬底420的表面上形成了元件隔离用的场氧化膜。在由该场氧化膜进行了隔离的p阱区426的表面的有源区400(400a～400e)中形成了n沟道MOS晶体管23、25、28。
n沟道MOS晶体管23具有都由n型的杂质扩散区构成的1对源/漏400a、400b；以及在被该1对源/漏400a、400b夹住的区域上介入栅绝缘层441而形成的栅403a。
此外，n沟道MOS晶体管25具有都由n型的杂质扩散区构成的源400d和漏400e；以及在被该源400d和漏400e夹住的区域上介入栅绝缘层(未图示)而形成的栅403b。
此外，n沟道MOS晶体管28具有都由n型的杂质扩散区构成的源400c和漏400b；以及在被该源400c和漏400b夹住的区域上介入栅绝缘层442而形成的栅403c。
n沟道MOS晶体管23的栅403a与字线401为一体化，在行方向(图14中的横方向)上横截单位单元区域。n沟道MOS晶体管23的源/漏的另一方400b和n沟道MOS晶体管28的漏400b由共同的杂质扩散区形成。
与n沟道MOS晶体管25的栅403b一体化了的倒相器栅402a经接点404a导电性地连接到n沟道MOS晶体管23的源/漏的另一方400b和n沟道MOS晶体管28的漏400b这两者上。与n沟道MOS晶体管28的栅403c一体化了的倒相器栅402b经接点404b导电性地连接到n沟道MOS晶体管25的漏400e上。
在硅衬底420上形成了层间绝缘层421以便覆盖这些n沟道MOS晶体管23、25、28。
参照图15和图19，在层间绝缘层421上形成了由金属层构成的位线409和2条GND线408a、408b。位线409和2条GND线408a、408b互相平行地在列方向上横截单位单元区域。
一方的GND线408a经接点405a导电性地连接到n沟道MOS晶体管25的源400d上，而且另一方的GND线408b经接点405b导电性地连接到n沟道MOS晶体管28的源400c上。位线409经接点415导电性地连接到n沟道MOS晶体管23的源/漏的一方400a上。
在层间绝缘层421上形成了层间绝缘层422以便覆盖这些位线409和2条GND线408a、408b。
参照图16和图19，在层间绝缘层422上形成了由掺杂多晶硅层构成的布线410。将该布线410形成为占据单位单元区域的平面区域的大部分。布线410构成了存储单元35a中的电容器32的下部电极。
该布线410经接点406导电性地连接到倒相器栅402a上。
在层间绝缘层422上形成了层间绝缘层423以便覆盖该布线410。
参照图17和图19，在层间绝缘层423上形成了由掺杂多晶硅层构成的布线412。将该布线412形成为占据单位单元区域的平面区域的大部分。布线412形成了电容器32的上部电极。
布线412经接点407导电性地连接到具有n沟道MOS晶体管28的栅403c的倒相器栅402b上。再有，因为布线410和布线412必须构成电容器32，故被布线410和布线412夹住的部分的层间绝缘层423的厚度比其它的部分薄。
在层间绝缘层423上形成了层间绝缘层424以便覆盖该布线412。
参照图18和图19，在层间绝缘层424上形成了由高电阻的多晶硅层构成的Vcc布线414，该部分构成了电阻元件24a、27a。Vcc布线414在列方向上横截单位单元区域，2条棒状的部分427a、427b朝向行方向分支并延伸。棒状的部分427a经接点411导电性地连接到布线410上。棒状的部分427b经接点413导电性地连接到布线412上。在层间绝缘层424上形成了层间绝缘层425以便覆盖该Vcc布线414。
其次，说明实施例2中的存储单元35a的工作。
(1)数据“1”的写入参照图11，在存储单元35a中写入数据“1”时，首先通过n沟道MOS晶体管23导通，对第1倒相器26的输入节点33供给位线的Vcc电位。据此，由于在第1倒相器26中n沟道MOS晶体管25导通，故第1倒相器26的输出节点34的电位成为接地电位。将该第1倒相器26的输出节点34的接地电位供给第2倒相器29的输入节点36。据此，由于在第2倒相器29中n沟道MOS晶体管28关断，故第2倒相器29的输出节点37经电阻元件27a被电源节点30充电而成为Vcc电位。
在此，电容器32的一个电极导电性地连接到第2倒相器29的输出节点37上，而且另一个电极导电性地连接到第1倒相器26的输出节点34上。因此，电容器32的一个电极的电位成为Vcc电位，而且另一个电极的电位成为接地电位，在一个电极上蓄积正电荷。该状态成为数据“1”的存储状态。
(2)数据“0”的写入参照图11，在存储单元35a中写入数据“0”时，首先通过n沟道MOS晶体管23导通，对第1倒相器26的输入节点33供给位线的接地电位。据此，由于在第1倒相器26中n沟道MOS晶体管25关断，故第1倒相器26的输出节点34经电阻元件24a被电源节点30充电而成为Vcc电位。将该第1倒相器26的输出节点34的Vcc电位供给第2倒相器29的输入节点36。据此，由于在第2倒相器29中n沟道MOS晶体管28导通，故第2倒相器29的输出节点37的电位成为接地电位。
在此，电容器32的一个电极导电性地连接到第2倒相器29的输出节点37上，而且另一个电极导电性地连接到第1倒相器26的输出节点34上。因此，电容器32的一个电极的电位成为接地电位，而且另一个电极的电位成为Vcc电位，在另一个电极上蓄积正电荷。该状态成为数据“0”的存储状态。
(3)存储数据的读出可用与在实施例1中已叙述的相同的工作来进行存储单元35a中的存储数据的读出。因而，省略其说明。
在本实施例中，在倒相器26、29的结构中，使用电阻元件24a、27a来代替p沟道MOS晶体管24、27。因而，在形成存储单元时，在硅衬底420的表面上只形成p阱区就足够了。由此，除了实施例1的效果外，还具有进一步缩小存储单元的平面占有面积的效果。此外，通过在电阻元件24a和27a与n沟道MOS晶体管23之间形成电容器32，由于电容器32的电极不经电阻元件24a和27a导电性地连接到n沟道MOS晶体管23上，故可防止电阻元件24a和27a对电容器32产生影响。
(实施例3)图20的存储单元35b成为使用p沟道薄膜晶体管24b、27b来代替示出实施例1的图2的存储单元35中的p沟道MOS晶体管24、27的结构。由于p沟道薄膜晶体管24b、27b以外的存储单元35b的结构与存储单元35的结构相同，故对同一要素标以同一符号，而不重复进行其说明。
接着，说明实施例3中的存储单元阵列和存储单元的具体的结构。
首先，参照图21，在存储单元阵列内，对于多条字线501的每一条来说，以分别正交的方式形成了多条位线509和多条GND线508。在字线501与位线509的每个交叉部上配置了存储单元，用斜线示出的部分是形成1个存储单元的单位单元区域。在各自的存储单元的边界上设置了GND线508，相邻的存储单元分别共有GND线508。此外，将在列方向(图中的纵方向)上并排地配置的单位单元区域A和B的各平面布局结构构成为相对于两者的边界线彼此呈线对称。此外，在行方向(图中的横方向)上并排地配置的单位单元区域A和C的各平面布局具有彼此相同的结构。再有，在图21中，为了说明的方便起见，只图示了位线、字线和GND线。
图23～图28的用虚线包围的区域100是1个存储单元的区域。
参照图23和图29，在硅衬底520的表面上形成了p阱区530。
在硅衬底520的表面上形成了元件隔离用的场氧化膜。在由该场氧化膜进行了隔离的p阱区530的表面的有源区500(500a～500e)中形成了n沟道MOS晶体管23、25、28。
n沟道MOS晶体管23具有都由n型的杂质扩散区构成的1对源/漏500a、500b；以及在被该1对源/漏500a、500b夹住的区域上介入栅绝缘层541而形成的栅503a。
此外，n沟道MOS晶体管25具有都由n型的杂质扩散区构成的源500d和漏500e；以及在被该源500d和漏500e夹住的区域上介入栅绝缘层(未图示)而形成的栅503b。
此外，n沟道MOS晶体管28具有都由n型的杂质扩散区构成的源500c和漏500b；以及在被该源500c和漏500b夹住的区域上介入栅绝缘层542而形成的栅503c。
n沟道MOS晶体管23的栅503a与字线501为一体化，在行方向(图23中的横方向)上横截单位单元区域。n沟道MOS晶体管23的源/漏的另一方500b和n沟道MOS晶体管28的漏500b由共同的杂质扩散区形成。
具有n沟道MOS晶体管25的栅503b的倒相器栅502a经接点504a导电性地连接到n沟道MOS晶体管23的源/漏的另一方400b和n沟道MOS晶体管28的漏500b这两者上。具有n沟道MOS晶体管28的栅503c的倒相器栅502b经接点504b导电性地连接到n沟道MOS晶体管25的漏500e上。
在硅衬底520上形成了层间绝缘层521以便覆盖这些n沟道MOS晶体管23、25、28。
参照图24和图29，在层间绝缘层521上形成了由金属层构成的位线509和2条GND线508a、508b。位线509和2条GND线508a、508b互相平行地在列方向上横截单位单元区域。
一方的GND线508a经接点505a导电性地连接到n沟道MOS晶体管25的源500d上，而且另一方的GND线508b经接点505b导电性地连接到n沟道MOS晶体管28的源500c上。位线509经接点527导电性地连接到n沟道MOS晶体管23的源/漏的一方500a上。
在层间绝缘层521上形成了层间绝缘层522以便覆盖该位线509和2条GND线508a、508b。
参照图25和图29，在层间绝缘层522上形成了由掺杂多晶硅层构成的布线510。该布线510与后述的布线518一起形成了存储单元35b中的电容器32的下部电极。在布线510中，以棒状突出的部分528成为p沟道薄膜晶体管24b的栅。
布线510经接点506导电性地连接到具有n沟道MOS晶体管25的栅503b的倒相器栅502a上。
在层间绝缘层522上形成了层间绝缘层523以便覆盖该布线510。
参照图26和图29，在层间绝缘层523上形成了由掺杂多晶硅层构成的布线512。该布线512与后述的布线519一起形成了存储单元35b中的电容器32的上部电极。在布线512中，棒状的部分515成为p沟道薄膜晶体管24b的源，对源515供给了Vcc电位。此外，连接了棒状的部分515与面积大的长方形的部分的部分514是p沟道薄膜晶体管24b的沟道区。
布线512经接点507导电性地连接到倒相器栅502b上。再有，因为布线510和布线512必须构成电容器32，故被布线510和布线512夹住的部分的层间绝缘层523的厚度比其它的部分薄。
在层间绝缘层523上形成了层间绝缘层524以便覆盖布线512。
参照图27和图29，在层间绝缘层524上形成了由多晶硅层构成的布线518，该布线518与上述的布线510一起构成了存储单元35b中的电容器32的下部电极。在布线518中，棒状的部分516成为p沟道薄膜晶体管27b的源，对源516供给了Vcc电位。此外，连接了棒状的部分516与面积大的长方形的部分的部分517是p沟道薄膜晶体管27b的沟道区。
布线518经接点511导电性地连接到布线510上。再有，因为布线512和布线518必须构成电容器32，故被布线512和布线518夹住的部分的层间绝缘层524的厚度比其它的部分薄。
在层间绝缘层524上形成了层间绝缘层525以便覆盖该布线518。
参照图28和图29，在层间绝缘层525上形成了由多晶硅层构成的布线519。该布线519与上述的布线512一起形成了存储单元35b中的电容器32的上部电极。在布线519中，以棒状突出的部分529成为p沟道薄膜晶体管27b的栅。
布线519经接点513导电性地连接到布线512上。再有，因为布线518和布线519必须构成电容器32，故被布线518和布线519夹住的部分的层间绝缘层525的厚度比其它的部分薄。在层间绝缘层525上形成了层间绝缘层526以便覆盖该Vcc布线512。
再有，由于本实施例中的存储单元35b的工作与实施例1中的存储单元35的工作是同样的，故不重复进行其说明。
在本实施例中，在倒相器26、29的结构中，使用了多层层叠的p沟道薄膜晶体管24b、27b来代替p沟道MOS晶体管24、27。因而，利用p沟道薄膜晶体管的多层层叠构成平行平板型的层叠电容器。由此，没有必要另外形成电容元件，可进一步将存储单元的平面占有面积缩小电容元件的部分。
再有，在实施例1～3中的传输门晶体管是n沟道MOS晶体管，但不限定于此，也可以是其它的种类的晶体管。
实施例2中的电阻元件由多晶硅层构成，但不限定于此，也可以是其它的种类的材料。
在本发明的半导体存储器中，较为理想的是，第1倒相器和第2倒相器分别由导电型彼此相反的第1晶体管和第2晶体管构成，而且在传输门晶体管的上部形成了电容元件。由此，倒相器的各自的晶体管可用在数据保持时补充来自电容元件的电荷的漏泄部分用的p型晶体管和将低电平的存储节点保持在GND电平用的n型晶体管来构成。因而，可用由与工艺规则对应的最小尺寸的晶体管得到的简单的结构来构成倒相器，缩小了存储单元的平面占有面积。此外，由于电容元件在传输门晶体管的上部形成，故可形成表面积大的电容元件的电极。
在本发明的半导体存储器中，较为理想的是，第1倒相器和第2倒相器的各自的第1晶体管是薄膜晶体管。由于薄膜晶体管可在衬底表面上形成的体晶体管的上层形成，故与在横向排列体晶体管的情况相比，可省略存储单元的横向的空间，进一步缩小了存储单元的平面占有面积。此外，如果将各自的第1晶体管定为薄膜晶体管，则可省略2个导电型阱区中的1个阱区，在存储单元内有单一阱区就足够了。因而，进一步缩小了存储单元的平面占有面积。
在本发明的半导体存储器中，较为理想的是，通过将第1倒相器的第1晶体管和第2倒相器的第1晶体管层叠为多层来构成电容元件。利用该结构，由于利用薄膜晶体管的多层层叠构成平行平板型的层叠电容器，故没有必要与薄膜晶体管分开地形成电容元件。
在本发明的半导体存储器中，较为理想的是，第1倒相器和第2倒相器分别由电阻元件和晶体管来构成，而且在电阻元件与传输门晶体管之间形成电容元件。在形成存储单元时，在衬底上一同形成导电型彼此相反的第1和第2晶体管的情况下，必须在衬底上设置2个导电型阱区。但是，通过使用电阻元件来代替一种导电型的晶体管，可省略2个导电型阱区中的1个阱区，在存储单元内有单一阱区就足够了。因而，进一步缩小了存储单元的平面占有面积。此外，通过在电阻元件与传输门晶体管之间形成电容元件，由于形成电容的电极不经电阻元件导电性地连接到传输门晶体管上，故可防止电阻元件对形成电容的电极产生影响。
权利要求
1.一种半导体存储器，包含排列成行列状的多个存储单元，其特征在于上述多个存储单元分别具备传输门晶体管，具有1对源/漏；电容元件，具有互相对置以便能储存电容的第1和第2电极，上述第1电极导电性地连接到上述1对源/漏的一方上；第1倒相器，具有导电性地连接到上述1对源/漏的上述一方上的输入节点；以及第2倒相器，具有导电性地连接到上述第1倒相器的上述输入节点上的输出节点和导电性地连接到上述第1倒相器的输出节点上的输入节点，上述电容元件的上述第1电极导电性地连接到上述第2倒相器的上述输出节点上，上述第2电极导电性地连接到上述第1倒相器的上述输出节点上，根据上述电容元件中已被储存的电容来判定存储状态。
2.如权利要求1中所述的半导体存储器，其特征在于上述第1倒相器和上述第2倒相器分别由导电型彼此相反的第1晶体管和第2晶体管构成，而且在上述传输门晶体管的上部形成了上述电容元件。
3.如权利要求2中所述的半导体存储器，其特征在于上述第1倒相器和上述第2倒相器的各自的上述第1晶体管是薄膜晶体管。
4.如权利要求3中所述的半导体存储器，其特征在于通过将上述第1倒相器的上述第1晶体管和上述第2倒相器的上述第1晶体管层叠为多层来构成上述电容元件。
5.如权利要求1中所述的半导体存储器，其特征在于上述第1倒相器和上述第2倒相器分别由电阻元件和晶体管构成，而且在上述电阻元件与上述传输门晶体管之间形成了上述电容元件。
全文摘要
存储单元35根据在电容器32中已被储存的电容来判定存储状态，存储单元35具有传输门晶体管23；电容器32；以及彼此以交叉耦合的方式连接的第1和第2倒相器26、29。电容器32的一个电极导电性地连接到第2倒相器29的输出节点37上，另一个电极导电性地连接到第1倒相器26的输出节点34上。由此，可得到不需要刷新工作的半导体存储器。
文档编号H01L27/02GK1477641SQ03110570
公开日2004年2月25日 申请日期2003年4月10日 优先权日2002年8月20日
发明者中嶋泰, 中 泰 申请人:三菱电机株式会社