专利名称：半导体存储器的制作方法
技术领域：
本发明涉及半导体存储器，更特定地说，涉及无负载型CMOS静态存储器(以下，称为「SRAM(静态随机存取存储器)」及无负载型联想存储器(CAM可内容寻址的存储器)等的半导体存储器的存储单元的结构)。
背景技术：
图31是示出了用4个晶体管形成的无负载型SRAM存储单元的现有的布局结构的图。在图19中示出其等效电路图。
关于该类型的SRAM，例如已在国际学会杂志IEDM′98 pp643-646“用0.18μm逻辑工艺制成的1.9μm2无负载型CMOS 4晶体管SRAM单元”及国际论文杂志IEEE JSSC Vol.36 No.3，March 2001“带有双绞位线结构和三阱屏蔽的超高密度高速无负载4晶体管SRAM宏观体”中作了叙述。
如图3中所示，存储单元1具有4个MOS(金属-氧化物-半导体)晶体管。具体地说，存储单元1具有在P阱上形成的NMOS晶体管N1、N2和在N阱上形成的PMOS晶体管P1、P2。
在N型扩散区2a与多晶硅布线3c的交叉部上形成NMOS晶体管N1，在N型扩散区2b与多晶硅布线3b的交叉部上形成NMOS晶体管N2。在P型扩散区2c与多晶硅布线3a的交叉部上形成PMOS晶体管P1，在P型扩散区2d与多晶硅布线3a的交叉部上形成PMOS晶体管P2。
PMOS晶体管P1、P2是存取晶体管，NMOS晶体管N1、N2是驱动晶体管。各扩散区2a～d经接触孔4a～4h与上层布线连接。
在图31中示出的布局结构中，在横方向上对字线WL进行布线。与此不同，在纵方向上对位线对BL1、BL2进行布线。如图31中所示，在1位的布局结构中，在纵方向上较长，在这样的布局结构中，位线较长。
如上所述，由于现有的4晶体管结构的SRAM存储单元在位线方向上较长，故位线的布线电容较大。此外，由于位线BL1、BL2的间隔也变窄，故位线间电容也变大。因此，存在存取时间变慢的问题。
再者，由于存取晶体管P1、P2的栅及扩散区的朝向与驱动晶体管N1、N2的栅及扩散区的朝向不同，故在光刻后栅等的形成用的图形的宽度及图形形成位置的离散性变大。因此，栅等的宽度及图形形成位置的离散性变大了。
如果栅宽度等的离散性变大，则上述的各晶体管的特性发生变动。此外，例如如果图31中的多晶硅布线3c的形成位置在左右方向上偏移，则多晶硅布线3c与接触孔4a或4b短路，如果图31中的多晶硅布线3c的形成位置在上下方向上偏移，则多晶硅布线3a与接触孔4e～4g短路。这样，即使栅图形在上下左右任一方向上发生偏移，都存在与应被隔离的接触孔短路的可能性，存在难以确保对于因掩模偏移等引起的制造上的离散性的容限的问题。
不仅可在无负载4晶体管型的SRAM的存储单元中产生这样的问题，而且也可在无负载4晶体管型的CAM的存储单元中产生这样的问题。
发明内容本发明是为了解决上述的课题而进行的，本发明的目的在于，在SRAM或CAM等的半导体存储器中在减小位线的布线电容和位线间电容的同时确保对于制造上的离散性的容限。
在本发明的半导体存储器的第1方面中，具备第2导电型的第2和第3阱，在第1导电型的第1阱的两侧形成；第1导电型的第1和第2存取MOS晶体管，在第2或第3阱上形成；第2导电型的第1和第2驱动MOS晶体管，在第1阱上形成；字线，与第1和第2存取MOS晶体管的栅连接，在第1、第2和第3阱并排的方向上延伸；以及第1和第2位线，分别与第1和第2存取MOS晶体管的源连接，在与第1、第2和第3阱并排的方向垂直的方向上延伸。而且，使形成第1和第2存取MOS晶体管的源/漏用的第1导电型的第1和第2扩散区以及形成第1和第2驱动MOS晶体管的源/漏用的第2导电型的第3和第4扩散区在相同的方向上延伸，使第1和第2存取MOS晶体管的栅以及第1和第2驱动MOS晶体管的栅在相同的方向上延伸。
如上所述，通过使第1和第2位线在与第1～第3阱并排的方向垂直的方向上延伸，可缩短第1和第2位线，此外，也可确保位线间的间隔较宽。再者，通过使上述的第1、第2、第3和第4扩散区在相同的方向上延伸，使存取MOS晶体管的栅和驱动MOS晶体管的栅在相同的方向上延伸，在光刻后可减小栅等的形成用图形的宽度及图形形成位置的离散性。此外，即使栅在其延伸方向(长度方向)上发生偏移的情况下，也可避免栅与在其宽度方向的两侧设置的接触孔的短路。即，可容许栅在其长度方向上有某种程度的偏移。
最好在上述的第2和第3阱上配置第1和第2存取MOS晶体管。由此，可确保第1和第2位线间的间隔较宽。
最好还具备直接连接第1存取MOS晶体管的漏与第1驱动MOS晶体管的漏的导体部。作为该导体部，例如可举出直接连接在上述漏上形成的接点部间的金属布线或在使该接点部一体化(共同接点)的同时在其内部埋入导体部的结构。
通过设置这样的导体部，可不经驱动MOS晶体管的栅来连接漏之间，可减少漏间的连接电阻。
上述第1和第2存取MOS晶体管的栅以及第1和第2驱动MOS晶体管的栅最好在与第1、第2和第3阱的延伸方向垂直的方向上以直线状延伸。由此，可减小栅宽度及栅形成位置的离散性。此外，即使栅在其延伸方向上发生偏移的情况下，也可避免栅与在其宽度方向两侧设置的接触孔的短路。
上述半导体存储器也可具备第1导电型的第3和第4存取MOS晶体管P3、P4，分别在第2和第3阱上形成；另一字线2，与第3和第4存取MOS晶体管的栅连接；以及第3和第4位线，分别与第3和第4存取MOS晶体管的源连接。此时，使形成第3和第4存取MOS晶体管的源/漏用的第1导电型的第5和第6扩散区以及第1、第2、第3和第4扩散区在相同的方向上延伸，使第3和第4存取MOS晶体管的栅、第1和第2存取MOS晶体管的栅以及第1和第2驱动MOS晶体管的栅在相同的方向上延伸。
这样，在具备第3和第4存取MOS晶体管、另一字线及第3和第4位线的所谓的2端口存储单元中也可应用本发明，可得到与上述的情况同样的效果。
最好在第2阱上形成上述第1、第2位线，在第3阱上形成第3、第4位线。这样，通过分别在不同的阱上配置各端口的位线对，可难以受到端口间的干扰。
上述半导体存储器也可具备第1导电型的第1和第2 MOS晶体管，在第2或第3阱上形成；读出用字线，与第2 MOS晶体管的栅连接；以及读出用位线，与第2 MOS晶体管的源连接。此时，将第1 MOS晶体管的栅与第2驱动MOS晶体管的栅连接，对第1 MOS晶体管的源供给电源电位，使形成第1和第2 MOS晶体管的源/漏用的第1导电型的第5和第6扩散区以及第1、第2、第3和第4扩散区在相同的方向上延伸，使第1和第2 MOS晶体管的栅、第1和第2存取MOS晶体管的栅以及第1和第2驱动MOS晶体管的栅在相同的方向上延伸。
此外，上述半导体存储器也可具备第2导电型的第1和第2 MOS晶体管，在第1阱上形成；读出用字线，与第2 MOS晶体管的栅连接；以及读出用位线，与第2 MOS晶体管的源连接。此时，将第1 MOS晶体管的栅与第2驱动MOS晶体管的栅连接，使第1 MOS晶体管的漏的电位为接地电位，使形成第1和第2 MOS晶体管的源/漏用的第1导电型的第5和第6扩散区以及第1、第2、第3和第4扩散区在相同的方向上延伸，使第1和第2 MOS晶体管的栅、第1和第2存取MOS晶体管的栅以及第1和第2驱动MOS晶体管的栅在相同的方向上延伸。
这样，也可将本发明应用于具备读出用端口的2端口存储单元。此时，可得到与上述的情况同样的效果。
本发明的半导体存储器在另一方面中具备第1导电型的第1阱；第2导电型的第2阱；第1导电型的第1和第2存取MOS晶体管，在第2阱上形成；第2导电型的第1和第2驱动MOS晶体管，在第1阱上形成；字线，在第1和第2阱并排的方向上延伸，与第1和第2存取MOS晶体管的栅连接；以及第1和第2位线，分别与第1和第2存取MOS晶体管的源连接，在与字线的延伸方向垂直的方向上延伸。而且，使形成第1和第2存取MOS晶体管的源/漏用的第1导电型的第1和第2扩散区以及形成第1和第2驱动MOS晶体管的源/漏用的第2导电型的第3和第4扩散区在相同的方向上延伸，使第1和第2存取MOS晶体管的栅以及第1和第2驱动MOS晶体管的栅在相同的方向上延伸。
在本方面的情况下，由于使第1和第2位线在与第1和第2阱并排的方向垂直的方向上延伸，故可缩短第1和第2位线，可确保位线间的间隔较宽。此外，与1个方面同样，由于使第1～第4扩散区在相同的方向上延伸，使存取MOS晶体管的栅和驱动MOS晶体管的栅在相同的方向上延伸，故可减小栅等的宽度及形成位置的离散性，可容许栅在其长度方向上有某种程度的偏移。
上述SRAM也可具备第2导电型的第1和第2 MOS晶体管，在上述第1阱上形成；读出用字线，与第2 MOS晶体管的栅连接；以及读出用位线，与第2 MOS晶体管的源连接。此时，将第1 MOS晶体管的栅与第2驱动MOS晶体管的栅连接，使第1 MOS晶体管的漏的电位为接地电位，使形成第1和第2 MOS晶体管的源/漏用的第2导电型的第5和第6扩散区以及第1、第2、第3和第4扩散区在相同的方向上延伸，使第1和第2 MOS晶体管的栅、第1和第2存取MOS晶体管的栅以及第1和第2驱动MOS晶体管的栅在相同的方向上延伸。
这样，本发明的另一方面的思想也可应用于具备读出用端口的2端口存储单元。此时，也可得到与另一方面的情况同样的效果。
本发明的半导体存储器在其又一方面中具备第2导电型的第2阱，与第1导电型的第1阱邻接地形成；第1导电型的第1和第2 MOS晶体管1、2，在第2阱上形成；第2导电型的第3和第4 MOS晶体管1、2，在第1阱上形成；字线，与第1和第2 MOS晶体管的栅连接，在第1和第2阱并排的方向上延伸；以及第1和第2位线，分别与第1和第2 MOS晶体管的源连接，在与第1和第2阱并排的方向垂直的方向上延伸。而且，使形成第1和第2 MOS晶体管的源/漏用的第1导电型的第1和第2扩散区以及形成第3和第4 MOS晶体管的源/漏用的第2导电型的第3和第4扩散区在相同的方向上延伸，使第1和第2 MOS晶体管的栅以及第3和第4 MOS晶体管的栅在相同的方向上延伸，在本方面的情况下，也可缩短第1和第2位线，可确保位线间的间隔较宽。此外，由于使第1至第4扩散区和第1至第4 MOS晶体管的栅在相同的方向上延伸，在光刻后可减小栅等的形成用图形的宽度及图形形成位置的离散性。
本发明的半导体存储器最好具备第2导电型的第3阱，相对于第1阱在与第2阱相反一侧形成；第1导电型的第5、第6和第7 MOS晶体管，在第3阱内形成；第1和第2搜索线SL1、SL2，与第5和第6 MOS晶体管的源连接，在与第1、第2和第3阱并排的方向垂直的方向上延伸；以及匹配线ML，与第7 MOS晶体管的漏连接，在第1、第2和第3阱并排的方向上延伸。此时，使上述第7 MOS晶体管的源与电源线连接，在电源线上连接使该电源线的电位可变的电位可变单元。
此外，上述半导体存储器也可具备第2导电型的第5、第6和第7 MOS晶体管，在第1阱内形成；第1和第2搜索线，与第5和第6 MOS晶体管的源连接，在与第1、第2和第3阱并排的方向垂直的方向上延伸；以及匹配线，与第7 MOS晶体管的漏连接，在第1、第2和第3阱并排的方向上延伸。
上述半导体存储器也可具备与第7 MOS晶体管共有漏的第8 MOS晶体管。此时，导电性地连接第7 MOS晶体管的栅与第8 MOS晶体管的栅。
此外，最好使形成上述第5、第6和第7 MOS晶体管的源/漏用的第5、第6和第7扩散区在与第1至第4扩散区相同的方向上延伸，使第5、第6和第7 MOS晶体管的栅在与第1至第4 MOS晶体管的栅相同的方向上延伸，上述半导体存储器具备在匹配线的延伸方向上邻接的第1和第2存储单元。此时，在与匹配线的延伸方向垂直的方向上并排地配置第1存储单元的第7 MOS晶体管和第2存储单元的第7 MOS晶体管。
本发明不仅可应用于在本体(bulk)的半导体衬底上形成的器件，也可应用于SOI(绝缘体上的硅)衬底上形成的器件。
图1是示出本发明的实施例1中的无负载型SRAM存储单元的布局结构的图。
图2是示出图1中示出的存储单元的上层金属布线的布局结构的图。
图3是示出本发明的实施例2中的无负载型SRAM存储单元的布局结构的图。
图4是示出图3中示出的存储单元的上层金属布线的布局结构的图。
图5是示出本发明的实施例3中的无负载型SRAM双端口存储单元的布局结构的图。
图6是示出图5中示出的存储单元的上层金属布线的布局结构的图。
图7是示出本发明的实施例4中的无负载型SRAM双端口存储单元的布局结构的图。
图8是示出图7中示出的存储单元的上层金属布线的布局结构的图。
图9是示出本发明的实施例5中的无负载型SRAM多端口存储单元的布局结构的图。
图10是示出图9中示出的存储单元的上层金属布线的布局结构的图。
图11是示出本发明的实施例6中的无负载型SRAM多端口存储单元的布局结构的图。
图12是示出图11中示出的存储单元的上层金属布线的布局结构的图。
图13是示出本发明的实施例7中的无负载型SRAM多端口存储单元的布局结构的图。
图14是示出图13中示出的存储单元的上层金属布线的布局结构的图。
图15是示出本发明的实施例8中的无负载型SRAM多端口存储单元的布局结构的图。
图16是示出图15中示出的存储单元的上层金属布线的布局结构的图。
图17是示出本发明的实施例9中的无负载型SRAM多端口存储单元的布局结构的图。
图18是示出图17中示出的存储单元的上层金属布线的布局结构的图。
图19是示出本发明的实施例1、2中的无负载型SRAM存储单元的等效电路图。
图20是示出本发明的实施例3、4中的无负载型SRAM双端口存储单元的等效电路图。
图21是示出本发明的实施例5、6、9中的无负载型SRAM多端口存储单元的等效电路图。
图22是示出本发明的实施例7、8中的无负载型SRAM多端口存储单元的等效电路图。
图23是示出本发明的实施例10中的无负载型CAM的存储单元的布局结构的图。
图24是示出图23中示出的存储单元的上层金属布线的布局结构的图。
图25是示出本发明的实施例11中的无负载型CAM的存储单元的布局结构的图。
图26是示出图25中示出的存储单元的上层金属布线的布局结构的图。
图27是示出本发明的实施例12中的无负载型CAM的存储单元的布局结构的图。
图28是示出图27中示出的存储单元的上层金属布线的布局结构的图。
图29是示出本发明的实施例10、12中的无负载型CAM的存储单元的等效电路图。
图30是示出本发明的实施例11中的无负载型CAM的存储单元的等效电路图。
图31是示出现有的无负载型SRAM存储单元的布局结构的图。
具体实施例方式
以下，使用图1～图30，说明本发明的实施例。
(实施例1)图1和图2是本发明的实施例1中的无负载型SRAM(静态半导体存储器)的存储单元1的平面图。在图19中示出该存储单元1的等效电路图。再有，在图1中示出到第1金属布线为止的布局，在图2中示出第2和第3金属布线的布局。
如图1中所示，在P阱区的两侧设置N阱区。在P阱区内有选择地注入磷等的N型杂质，形成N型扩散区2b、2c，在N阱区内有选择地注入硼等的P型杂质，形成P型扩散区2a、2d。
N型扩散区2b、2c和P型扩散区2a、2d都有直线状的形状，在相同的方向(P阱区和N阱区的延伸方向)上延伸。由此，可减小P阱区或N阱区的宽度或形成位置的离散性。
本实施例中的存储单元1由4个MOS晶体管构成，具体地说，存储单元1由第1和第2存取PMOS晶体管P1、P2以及第1和第2驱动NMOS晶体管N1、N2构成。
第1和第2存取PMOS晶体管P1、P2分别在位于P阱区的两侧的N阱区上形成，第1和第2驱动NMOS晶体管N1、N2分别在位于中央的P阱区上形成。
第1存取PMOS晶体管P1在包含成为源/漏的区域的P型扩散区2a与多晶硅布线3a的交叉部中形成，第2存取PMOS晶体管P2在包含成为源/漏的区域的P型扩散区2d与多晶硅布线3d的交叉部中形成。
第1驱动NMOS晶体管N1在包含成为源/漏的区域的N型扩散区2c与多晶硅布线3c的交叉部中形成，第2驱动NMOS晶体管N2在包含成为源/漏的区域的N型扩散区2b与多晶硅布线3b的交叉部中形成。
如图1中所示，多晶硅布线3a～3d在相同的方向上延伸，即，多晶硅布线3a～3d在与P阱区和N阱区延伸的方向(图中的纵方向)与垂直的方向(图1中的横方向)、且在P阱区和N阱区并排的方向上延伸。
由此，可减小多晶硅布线3a～3d的宽度或形成位置的离散性。此外，伴随于此，即使多晶硅布线3a～3d在图1中的横方向上发生偏移而被形成，也可避免多晶硅布线3a～3d与接触孔(接点部)4b～4i的短路。
以覆盖P型扩散区2a、2d、N型扩散区2b、2c和多晶硅布线3a～3d的方式形成未图示的第1层间绝缘膜，在该第1层间绝缘膜中形成到达P型扩散区2a、2d、N型扩散区2b、2c和多晶硅布线3a～3d的接触孔4a～4j。在该接触孔4a～4j内埋入与上层布线连接用的导电层。再有，接触孔4a、4j是到达栅的栅接点，接触孔4b、4e、4f、4h是到达扩散区和多晶硅布线的共同接点(Shared Contact)。
在图1中，经接触孔(共同接点)4f、多晶硅布线3b和接触孔(共同接点)4b以低阻抗导电性地连接作为第1驱动NMOS晶体管N1的漏的N型扩散区和作为第1存取PMOS晶体管P1的漏的P型扩散区。该端于成为图19中示出的等效电路图的存储节点Na。
同样，经接触孔(共同接点)4e、多晶硅布线3c和接触孔(共同接点)4h以低阻抗导电性地连接作为第2驱动NMOS晶体管N2的漏的N型扩散区和作为第2存取PMOS晶体管P2的漏的P型扩散区。该端子成为图19中示出的等效电路图的存储节点Nb。
在第1层间绝缘膜上形成第1金属布线5a～5f。在接触孔4a上形成第1金属布线5a，在接触孔4c上形成第1金属布线5b，在接触孔4d上形成第1金属布线5c，在接触孔4g上形成第1金属布线5d，在接触孔4i上形成第1金属布线5e，在接触孔4j上形成第1金属布线5f。
其次，参照图2，在第1金属布线5a～5f上经未图示的第2层间绝缘膜形成第2金属布线7a～7e。第2金属布线7a、7e经设置在第2层间绝缘膜中的第1通孔6a、6f分别与第1金属布线5a、5f连接。第2金属布线7b、7d经第1通孔6b、6e分别与第1金属布线5b、5e连接，成为位线BL1、BL2。第2金属布线7c经第1通孔6c、6d与第1金属面线5c、5d连接，成为接地线(GND线)。
在P阱区内的N型扩散区2c、2b的一部分区域分别成为驱动NMOS晶体管N1、N2的源端子，经接触孔(扩散接点)4g、4d、第1金属布线5d、5c和第1通孔6c、6d被供给GND电位。
在N阱区内的P型扩散区2a、2d的一部分区域分别成为各存取PMOS晶体管P1、P2的源端子，经接触孔(扩散接点)4c、4i、第1金属布线5b、5e和第1通孔6b、6e分别与位线BL1、BL2连接。
如图1中所示，在P阱区的两侧设置N阱区，通过分别在N阱区中设置第1和第2存取PMOS晶体管P1、P2，如图2中所示，可使位线BL1、BL2在存储单元1的纵方向(短边方向)上延伸，可缩短位线BL1、BL2的长度。由此，可减小位线BL1、BL2的布线电容。
此外，如图2中所示，由于可增加位线BL1、BL2间的间隔，故也可减少位线间电容。
在第2金属布线7a～7e经未图示的第3层间绝缘膜形成第3金属布线8。该第3金属布线8成为字线(WL)。第3金属布线8在P阱区和N阱区并排的方向、且在与各阱区延伸的方向垂直的方向(图2中的横方向)上延伸，经第2通孔9a、9b与第2金属布线7a、7e连接，第2金属布线7a、7e经第1通孔6a、6f、第1金属布线5a、5f和接触孔4a、4j连接到多晶硅布线(栅端子)3a、3d上。因而，多晶硅布线3a、3d就与第3金属布线(WL)8连接。
通过以上述方式构成布局，与以往的单元相比，由于可缩短位线的布线长度，故可谋求存取时间的高速化。此外，由于多晶硅布线的朝向为同一方向，故栅尺寸的控制变得容易。再者，通过将扩散区作成直线状，即使在多晶硅布线在图1的上下方向上发生了偏移的情况下，也可将栅宽度保持为恒定，可避免晶体管特性发生变化。
再有，由于上述的存储单元内部的保持数据的读出和写入工作与现有例是同样的，故省略其说明。
(实施例2)其次，使用图3和图4说明本发明的实施例2。图3和图4是示出本实施例2的SRAM存储单元的布局的平面图。图3中示出到第1金属布线为止的布局，图4中示出第2和第3金属布线的布局。再有，该存储单元的等效电路图与实施例1的情况相同。
与实施例1主要的不同点在于，不介入多晶硅布线用金属布线直接连接存取PMOS晶体管P1、P2的漏与驱动NMOS晶体管N1、N2的漏。具体地说，用第1金属布线5g连接接触孔4b、4e之间，用第1金属布线5h连接接触孔4f、4h之间。
伴随于此，使NMOS晶体管N1、N2的位置与实施例1的情况相反，使P型扩散区2a、2d离开多晶硅布线3b、3c。除此以外的结构与实施例1大致相同。于是，可得到与实施例1同样的效果。
共同接点是用1个接触孔共同地连接扩散区与多晶硅布线的接点。但是，由于制造时的掩模偏移等的缘故，存在该接点电阻的离散性较大的制造上的问题。于是，由于有降低读出工作或写入工作时的抽取的电流的作用，故该电阻越小越好。
因此，如上所述，通过用第1金属布线直接连接规定的接触孔之间，如图3中所示，与实施例1相比可减少共同接点的数目。即，由于在抽取的电流的路径上有1个共同接点即可，故可降低电阻值。此外，也可减少制造时的离散性的影响。因此，由于可增加抽取的电流，故可使工作变得稳定，可实现存取时间的高速化。
再有，只要能不介入多晶硅布线用金属布线直接连接存取PMOS晶体管P1、P2的漏与驱动NMOS晶体管N1、N2的漏，则也可用上述以外的方法来连接各漏之间。
例如，在实施例1中，也可调换NMOS晶体管N1、N2的位置，在使接触孔4b、4f一体化的同时，使接触孔4e、4h一体化。此时，有1个共同接点即可，也可得到与上述的例子同样的效果。除此以外，由于可增加接触孔与扩散区和多晶硅布线的接触面积，故可减少接触电阻。
此外，也可使用局部布线来连接存取PMOS晶体管P1、P2的漏与驱动NMOS晶体管N1、N2的漏之间。此时，也可预期同样的效果。
(实施例3)其次，使用图5和图6说明本发明的实施例3。本实施例3是上述的例子的应用例。图5和图6是示出无负载型SRAM单元的2端口存储单元的布局的图。图5中示出到第1金属布线为止的布局，图6中示出第2和第3金属布线的布局。在图20中示出本实施例3的存储单元1的等效电路图。
在本实施例3中，以在实施例2的存储单元中添加了第3和第4存取PMOS晶体管P3、P4为重要的特征。具体地说，如图5中所示，使P型扩散区2a在图5的上下方向上延长，在该延长部上形成多晶硅布线3b，使P型扩散区2d在图5的上下方向上延长，在该延长部上形成多晶硅布线3f。
在本实施例中，包含第3和第4存取PMOS晶体管P3、P4的源/漏的P型扩散区2a、2d和N型扩散区2b、2c在相同的方向上延伸。此外，多晶硅布线3a～3f也在相同的方向上延伸，如图6中所示，设置成为1组字线(WL1、WL2)的第3金属布线8a、8b。第3金属布线8a经第2通孔9a、第2金属布线7a、第1通孔6g和接触孔4a与多晶硅布线3a连接，经第2通孔9b、第2金属布线7h、第1通孔6i和接触孔4m与多晶硅布线3e连接。
第3金属布线8b经第2通孔9c、第2金属布线7b、第1通孔6h和接触孔4b与多晶硅布线3b连接，经第2通孔9d、第2金属布线7i、第1通孔6j和接触孔4n与多晶硅布线3f连接。
此外，与第1端口的第1和第2位线BL1、BL2一起形成第2端口的第3和第4位线BL3、BL4。
关于除此以外的结构，与实施例2大致相同。因而，与以往的单元相比，可缩短位线的布线长度，可实现存取时间的高速化。此外，栅尺寸的控制变得容易。
(实施例4)其次，使用图7和图8说明本发明的实施例4。本实施例4是实施例3的变例。图7和图8是示出无负载型SRAM单元的2端口存储单元的布局的图。图7中示出到第1金属布线为止的布局，图8中示出第2和第3金属布线的布局。在图20中示出本实施例4的存储单元的等效电路图。
在本实施例4中，使第1～第4存取PMOS晶体管P1～P4的位置与实施例3不同。具体地说，如图7中所示，在左侧的N阱区上配置第1和第2存取PMOS晶体管P1、P2的同时在图7的横方向上并排，在右侧的N阱区上配置第3和第4存取PMOS晶体管P3、P4的同时在横方向上并排。伴随于此，在每个PMOS晶体管P1～P4中使P型扩散区隔开，设置P型扩散区2a、2b、2e、2f，在图7的横方向上并排这些扩散区。
此外，如图8中所示，在接地线(GND)的左侧配置第1端口的第1和第2位线BL1、BL2，在接地线的右侧配置第2端口的第3和第4位线BL3、BL4。即，使第1端口的第1和第2位线BL1、BL2与第2端口的第3和第4位线BL3、BL4分离开。
关于除此以外的结构，与实施例3大致相同。因而，与实施例3的情况相同，可谋求存取时间的高速化，栅尺寸的控制变得容易。
除此以外，由于可分别在不同的N阱区上对第1端口的位线BL1、BL2与第2端口的位线BL3、BL4进行布线并使其分离，故具有难以受到端口间的干扰的优点。
如果邻接地对第1端口的位线BL1、BL2与第2端口的位线BL3、BL4进行布线，则容易受到因耦合电容引起的噪声的影响。这是因为，如果一方的位线在写入工作中从VDD电位变动为GND电位，则就对邻接的另一方的位线施加因耦合电容引起的交扰(crosstalk)噪声。
读出工作是用读出放大器对位线对的微小的电位差进行放大而读出的工作，但如果假定第1端口的位线BL1、BL2在写入工作中而邻接的第2端口的位线BL3、BL4在读出工作中，则对位线BL3、BL4施加交扰噪声，存在进行了错误读出的危险性。
但是，在本实施例4中，由于如图8中所示第1和第2端口的位线不邻接，故可避免端口间干扰的问题。
(实施例5)其次，使用图9和图10说明本发明的实施例5。本实施例5是将本发明应用于多端口存储器的实施例。即，本实施例中的存储单元1在实施例1中已示出的无负载型4晶体管SRAM的存储单元1的内部设置读出专用的缓冲电路，构成了2端口的存储单元。
图9和图10是示出了具备读出专用端口的本实施例的2端口存储单元的布局的图。图9中示出到第1金属布线为止的布局，图10中示出第2和第3金属布线的布局。在图21中示出本实施例5的存储单元的等效电路图，如图9中所示，在本实施例5中，在左侧的N阱上设置了读出用的PMOS晶体管P5、P6。在P型扩散区2a与多晶硅布线3b的交叉部上设置PMOS晶体管P5，在P型扩散区2a与多晶硅布线3a的交叉部上设置PMOS晶体管P6。
在本实施例中，包含PMOS晶体管P5、P6的源/漏的P型扩散区2a、P型扩散区2b、2f、N型扩散区2c、2d也在相同的方向上延伸。此外，多晶硅布线3a～3e也在相同的方向上延伸。
如图10和图21中所示，设置了读出用位线RBL(第2金属布线7b)、读出用字线RWL(第3金属布线8b)、写入用位线WBL、/WBL(第2金属布线7d、7f)和写入用字线WWL(第3金属布线8a)。
如图21中所示，读出用位线RBL与PMOS晶体管P6的源连接，PMOS晶体管P6的栅与读出用字线RWL连接。PMOS晶体管P5的源与电源VDD连接，PMOS晶体管P5的漏与PMOS晶体管P6的漏连接。
PMOS晶体管P5的栅与存储节点Na连接。因而，PMOS晶体管P5的栅与第2驱动NMOS晶体管N2的栅和第1驱动NMOS晶体管N1的源以及第1存取PMOS晶体管P1的漏连接。
除此以外的基本的结构与图5中示出的实施例3的结构相同，因而，与以往的单元相比，可谋求存取时间的高速化。此外，栅尺寸的控制变得容易。
本实施例5的存储单元中的第1端口用第1和第2存取PMOS晶体管P1、P2构成，第2端口用PMOS晶体管P5、P6、读出用字线RWL和读出用位线RBL构成。
在非读出的状态的情况下，位线RBL预先被预充电到低(L)电平。此外，字线RWL成为高(H)电平，即PMOS晶体管P6成为关断状态。如果假定图21中的存储节点Na为低电平，则PMOS晶体管P5成为导通状态。
如果读出工作开始，字线RWL从高电平变化为低电平，则PMOS晶体管P6从关断状态变化为导通状态。由此，位线RBL和电源VDD经PMOS晶体管P5、P6成为导电性地导通状态。因此，位线RBL从作为预充电电平的低电平变化为高电平，读出作为存储节点Na的反转数据的高电平。
其后，如果字线从低电平返回到高电平，则PMOS晶体管P6成为关断状态，位线RBL与电源VDD被导电性地隔断。而且，为了进行下一次的读出，使位线RBL再次预充电到低电平，结束读出工作。
另一方面，如果假定存储节点Na为高电平，则PMOS晶体管P5成为关断状态。如果读出工作开始，字线RWL从高电平变化为低电平，则PMOS晶体管P6从关断状态变化为导通状态，但由于PMOS晶体管P5为关断状态，故位线RBL在作为预充电电平的低电平的原有状态，不变化。这样，读出作为存储节点Na的反转数据的低电平。其后，字线从低电平返回到高电平，结束读出工作。
如上所述，在第2端口中不进行写入工作，只进行读出工作。如图21中所示，通过在存储单元内部设置读出用缓冲电路，位线RBL与存储节点Na、Nb不会导电性地连接。
在第1端口中也能进行读出工作，但在读出工作时存储节点Na、Nb经存取PMOS晶体管P1、P2与位线对WBL、/WBL导电性地连接，存在错误地改写保持数据的可能性。
但是，在第2端口中可防止读出工作时的保持数据遭到破坏，可进行稳定的读出工作。
再有，在图9、图10和图21中只示出了2端口的情况，但如果将与PMOS晶体管P5、P6同样的电路连接到存储节点Na或Nb上，则可得到3端口以上的多端口存储单元。
(实施例6)其次，使用图11和图12说明本发明的实施例6。本实施例6是实施例5的变例。
图11和图12是示出了本实施例的2端口存储单元的布局的图。图11中示出到第1金属布线为止的布局，图12中示出第2和第3金属布线的布局。本实施例6的存储单元的等效电路图与图21中示出的等效电路图相同。
如图11中所示，在本实施例6中，调换了图9中示出的实施例5的布局中的存取PMOS晶体管P1、P2的位置，将PMOS晶体管P5、P6配置在靠近P阱区。
伴随于此，如图12中所示，变更了位线对WBL、/WBL和读出用位线RBL的位置。关于除此以外的结构与实施例5相同。因而，可得到与实施例5同样的效果。
(实施例7)其次，使用图13和图14说明本发明的实施例7。在本实施例7中，设置NMOS晶体管N3、N4来代替实施例5、6中的PMOS晶体管P5、P6，用NMOS晶体管N3、N4来构成读出用缓冲电路。
于是，第2端口用NMOS晶体管N3、N4、读出用字线RWL和读出用位线RBL构成。由于除此以外的基本的结构与实施例5、6的结构大致相同，故可预期与实施例5、6同样的效果。
图13和图14是示出了本实施例的2端口存储单元的布局的图。图13中示出到第1金属布线为止的布局，图14中示出第2和第3金属布线的布局。在图22中示出实施例7的存储单元的等效电路图。
如图13中所示，在P阱区上设置N型扩散区2b，在该N型扩散区2b上形成多晶硅布线3b、3c。在多晶硅布线3b与N型扩散区2b的交叉部上设置NMOS晶体管N3，在多晶硅布线3c与N型扩散区2b的交叉部上设置NMOS晶体管N4。
在本实施例中，包含NMOS晶体管N3、N4的源/漏的N型扩散区2b、P型扩散区2a、2e、N型扩散区2c、2d也在相同的方向上延伸。此外，多晶硅布线3a～3e也在相同的方向上延伸。
如图14中所示，读出用位线RBL、读出用字线RWL、写入用位线WBL、/WBL、写入用字线WWL和和接地线(GND线)的布局与图12的情况大致相同。
如图22中所示，读出用位线RBL与NMOS晶体管N4的源连接，NMOS晶体管N4的栅与读出用字线RWL连接。NMOS晶体管N3的源与NMOS晶体管N4的漏连接，NMOS晶体管N3的漏接地(GND)。
NMOS晶体管N3的栅与存储节点Na连接。因而，NMOS晶体管N3的栅与第2驱动NMOS晶体管N2的栅和第1驱动NMOS晶体管N1的源以及第1存取PMOS晶体管P1的漏连接。
其次，说明本实施例的存储单元的工作。
参照图22，在非读出状态的情况下，预先将位线RBL预充电到高电平。此外，使字线RWL成为低电平、即NMOS晶体管N4成为关断状态。如果假定图21中的存储节点Na为高电平，则NMOS晶体管N3成为导通状态。
如果读出工作开始，字线RWL从低电平变化为高电平，则NMOS晶体管N4从关断状态变化为导通状态。由此，位线RBL和接地线GND经NMOS晶体管N3、N4成为导电性地导通状态。因此，位线RBL从作为预充电电平的高电平变化为低电平，读出作为存储节点Na的反转数据的低电平。
其后，如果字线从高电平返回到低电平，则NMOS晶体管N4成为关断状态，位线RBL与接地线GND被导电性地隔断。而且，为了进行下一次的读出，使位线RBL再次预充电到高电平，结束读出工作，另一方面，如果假定存储节点Na为低电平，则NMOS晶体管N3成为关断状态，如果读出工作开始，字线RWL从低电平变化为高电平，则NMOS晶体管N4从关断状态变化为导通状态，但由于NMOS晶体管N3为关断状态，故位线RBL在作为预充电电平的高电平的原有状态，不变化。这样，读出作为存储节点Na的反转数据的高电平。其后，字线从高电平返回到低电平，结束读出工作。
这样，由于在第2端口中不进行写入工作，只进行读出工作，故与实施例5、6的情况相同，在第2端口中可防止读出工作时的保持数据遭到破坏，可进行稳定的读出工作。此外，在本实施例中，与实施例5、6的情况相比，可减少接触孔的数目、通孔的数目。由此，可提高制造上的成品率。
(实施例8)其次，使用图15和图16说明本发明的实施例8。本实施例8是实施例7的变例。
图15和图16是示出了本实施例的2端口存储单元的布局的图。图15中示出到第1金属布线为止的布局，图16中示出第2和第3金属布线的布局。本实施例8的存储单元的等效电路图与图22中示出的等效电路图相同。
如图15中所示，在本实施例8中，设置了P阱区和N阱区这2个阱区，在同一N阱区上设置了存取PMOS晶体管P1、P2。
除此以外的基本的结构与图13中示出的实施例7的情况相同。于是，可预期与实施例7同样的效果。此外，在本实施例的情况下，与实施例7的情况相比，可进一步减少接触孔的数目、通孔的数目，从而可提高制造上的成品率。
(实施例9)其次，使用图17和图18说明本发明的实施例9。本实施例9是实施例5的变例。
图17和图18是示出了本实施例的2端口存储单元的布局的图。图17中示出到第1金属布线为止的布局，图18中示出第2和第3金属布线的布局。本实施例9的存储单元的等效电路图与图21中示出的等效电路图相同。
如图17中所示，在本实施例中，在同一N阱区上设置了存取PMOS晶体管P1、P2，在相反一侧的N阱区上配置了PMOS晶体管P5、P6。除此以外的结构与图9中示出的实施例5的结构大致相同。因而，可得到与实施例5同样的效果。
在本实施例9中，如上所述，在同一N阱区上设置了存取PMOS晶体管P1、P2，用同一多晶硅布线3d形成了这些晶体管的栅。由此，可经1个接触孔41、第1通孔6h和第2通孔9b连接成为字线WWL的第3金属布线8a与多晶硅布线3d。因而，与实施例5、6相比，可减少构成1位的存储单元方面所必要的接点的数目、通孔的数目，可提高制造上的成品率。
(实施例10)其次，使用图23、图24和图29说明本发明的实施例10。图23是示出本实施例10的CAM单元的一例的布局图。在图29中示出该CAM单元的等效电路图。
近年来，为了实现计算机的高速化，要求在芯片内安装高速缓冲存储器。这是因为，对芯片外部的大容量的存储器进行存取是很费时间的，故将在外部存储器的某个地址空间中已被存储的数据传送给芯片内的高速缓冲存储器，以谋求CPU的高速化。此时，必须瞬时地检索是否已对高速缓冲存储器传送了数据，具有该比较一致检索功能的存储单元是CAM单元。
其次，说明图29中示出的无负载型CAM中的存储单元的电路结构。存储电路部分与上述实施例相同。即，如图29中所示，存储电路包含第1和第2 PMOS晶体管P11、P12；第1和第2 NMOS晶体管N11、N12；字线WL；以及位线BL1、BL2。在该存储电路中添加了第3、第4和第5 PMOS晶体管P13、P14、P15。
分别将第3和第4 PMOS晶体管P13、P14的栅与存储节点Na、Nb连接，将这些晶体管的漏连接到共同的节点Nc上，将节点Nc连接到第5 PMOS晶体管P15的栅上。第3和第4 PMOS晶体管P13、P14的源分别连接到搜索线SL1、SL2上。将第5 PMOS晶体管P15的源连接到电源线VDD上，将其漏连接到匹配线ML上。以上构成本实施例的CAM单元电路。
其次，说明CAM的比较工作。通常的读出工作、写入工作与上述的实施例是同样的。首先，在初始状态下，假定搜索线SL1、SL2都为高电平。如果第3和第4 PMOS晶体管P13、P14的一方为导通状态，则另一方成为关断状态。由于搜索线SL1或SL2为导通状态，故节点Nc成为高电平。
如果假定存储节点Na、Nb分别为高电平、低电平，则第3 PMOS晶体管P13为关断状态，第4 PMOS晶体管P14为导通状态。因而，第5 PMOS晶体管P15为关断状态。由于第5 PMOS晶体管P15为关断状态，故匹配线ML与VDD成为导电性地隔断状态。预先将匹配线ML预充电到低电平。
如果比较工作开始，则根据打算比较的数据，将搜索线SL1、SL2的某一方从高电平驱动为低电平。此时，为了比较在存储节点Na中已保持的数据为高电平还是低电平，假定作为检索数据，将搜索线SL1驱动为低电平，使搜索线SL2为高电平的原有状态。
由于存储节点Na为高电平，存储节点Nb为低电平，故第3 PMOS晶体管P13为关断状态，第4 PMOS晶体管P14为导通状态，于是，节点Nc为高电平的原有状态。此时，由于第5 PMOS晶体管P15为关断状态，故匹配线ML与VDD被导电性地隔断，匹配线ML保持作为初始预充电状态的低电平。其结果是，可得到比较结果是一致的这样的信息。
另一方面，在存储节点Na为低电平，存储节点Nb为高电平的情况下，第3 PMOS晶体管P13为导通状态，第4 PMOS晶体管P14为关断状态。于是，节点Nc从高电平变化为低电平。因此，第5 PMOS晶体管P15为导通状态，匹配线ML经第5 PMOS晶体管P15与电源线VDD导电性地连接。因而，匹配线ML从作为初始状态的低电平变化为高电平，可得到比较结果是不一致的这样的信息。其后，使搜索线SL1、SL2都返回到高电平，通过再次对匹配线ML进行预充电而成为低电平，结束比较工作。
其次，说明图23中示出的布局结构。在图23中示出了从阱到接点的层。再有，对于与上述的实施例为同一的结构部分，标以同一符号。
如图23中所示，在P阱区的两侧形成了N阱区。在左侧的N阱区上配置第1和第2 PMOS晶体管P11、P12的同时，在图23的横方向上并排，在右侧的N阱区上配置第3、第4和第5 PMOS晶体管P13、P14、P15。在中央的P阱区上形成第1和第2 NMOS晶体管N11、N12。
经接触孔(接点部)4h、多晶硅布线3b和接触孔(接点部)4b以低阻抗导电性地连接第1 NMOS晶体管N11的漏和第1 PMOS晶体管P11的漏。该端子成为图29中示出的存储节点Na。
同样，经接触孔(接点部)4g、第1金属布线5d和接触孔(接点部)4g以低阻抗导电性地连接第2 NMOS晶体管N12的漏和第2 PMOS晶体管P12的漏。该端子成为图29中示出的存储节点Nb。
用多晶硅布线3b的一部分构成第3 PMOS晶体管P13的栅，用多晶硅布线3c的一部分构成第4 PMOS晶体管P14的栅。第3和第4 PMOS晶体管P13、P14的漏经接触孔(接点部)4k、第1金属布线5g和接触孔(接点部)4m与用多晶硅布线3d的一部分构成的第5 PMOS晶体管P15的栅连接。该端子成为图29中示出的存储节点Nc。
第1和第2 NMOS晶体管N11、N12的源经接触孔(接点部)4i、4f与第1金属布线5f、5e连接，分别对该源供给接地电位(GND)。第5 PMOS晶体管P15的源经接触孔(接点部)41与第1金属布线5i连接，对该源供给电源电位(VDD电位)。
第1和第2 PMOS晶体管P11、P12的源经接触孔(接点部)4c、4e与第1金属布线5b、5c连接，分别与位线BL1、BL2连接，第3和第4 PMOS晶体管P13、P14的源经接触孔(接点部)4j、4n与第1金属布线5h、5j连接，分别与搜索线SL1、SL2连接。第5 PMOS晶体管P15的漏经接触孔4o(接点部)与第1金属布线5k连接，连接到匹配线ML上。多晶硅布线3a具有第1和第2 PMOS晶体管P11、P12的栅的功能，经接触孔(接点部)4a与第1金属布线5a连接，与字线WL连接。
在图24中示出从第1通孔到第3金属布线的布局结构，如该图中所示，在纵方向上形成成为位线BL1、BL2的第2金属布线7b、7c、成为接地线(GND)的第2金属布线7d、成为搜索线SL1、SL2的第2金属布线7e、7f、成为电源线VDD的第2金属布线7g，第2金属布线7a～7h经第1通孔6a～6i与第1金属布线5a～5k连接。用第3金属布线8b、8a形成字线WL和匹配线ML，如图24中所示，在第2金属布线7a～7h上在横方向上延伸。该字线WL和匹配线ML经第1通孔6g、6h、第2金属布线7a、7h、第2通孔9a、9b分别与第1金属布线5a、5k连接。再有，在图24的例子中，将电位可变单元10与第2金属布线7g连接，但可将其省略。
通过采用上述的布局，与以往的单元相比，由于可缩短位线或搜索线的长度，故可谋求读出时间或写入时间的高速化和比较工作的高速化。此外，由于多晶硅布线的朝向是相同的，即多晶硅栅在同一方向上延伸，故栅尺寸的控制变得容易。此外，由于与全CMOS型联想存储器相比可用少的晶体管数目来构成电路，故也可谋求存储单元面积的缩小。
(实施例11)其次，使用图25、图26和图30说明本发明的实施例11。图25是示出本实施例11的CAM单元的布局图。在图30中示出该CAM单元的等效电路图。
在本实施例11中，用N型晶体管构成比较工作用的晶体管，在P阱区内配置了5个NMOS晶体管，更详细地说，如图25中所示，在P阱区内设置N型扩散区2e、2f，在N型扩散区2e、2f上形成了第3、第4和第5 NMOS晶体管N13、14、15。此外，如图26中所示，使第2金属布线7g具有GND线的功能。
如图30中所示，将第3和第4 NMOS晶体管N13、N14的栅分别连接到存储节点Na、Nb上，将这些晶体管的漏连接到共同的节点Nc上，将节点Nc连接到第5 NMOS晶体管N15的栅上。将第3和第4 NMOS晶体管N13、N14的源分别连接到搜索线SL1、SL2上。将第5 NMOS晶体管N15的源连接到接地线(GND线)上，将其漏连接到匹配线ML上。除此以外的结构与实施例10大致相同。于是，本实施例的情况也可得到与实施例10同样的效果。
其次，说明本实施例的CAM的比较工作。通常的读出工作、写入工作与上述的实施例是同样的。首先，在初始状态下，假定搜索线SL1、SL2都为低电平。如果第3和第4 NMOS晶体管N13、N14的一方为导通状态，则另一方成为关断状态。由于搜索线SL1或SL2为导通状态，故节点Nc成为低电平。
如果假定存储节点Na、Nb分别为高电平、低电平，则第3 NMOS晶体管N13为导通状态，第4 NMOS晶体管N14为关断状态。因而，第5 NMOS晶体管N15为关断状态。由于第5 NMOS晶体管N15为关断状态，故匹配线ML与GND线成为导电性地隔断状态。预先将匹配线ML预充电到高电平。
如果比较工作开始，则根据打算比较的数据，将搜索线SL1、SL2的某一方从低电平驱动为高电平。此时，为了比较在存储节点Na中已保持的数据为高电平还是低电平，假定作为检索数据，将搜索线SL1驱动为高电平，使搜索线SL2为低电平的原有状态。
由于存储节点Na为高电平，存储节点Nb为低电平，故第3NMOS晶体管N13为导通状态，第4NMOS晶体管N14为关断状态。于是，节点Nc为低电平的原有状态。此时，由于第5 NMOS晶体管N15为关断状态，故匹配线ML与GND线被导电性地隔断，匹配线ML保持作为初始预充电状态的高电平。其结果是，可得到比较结果是一致的这样的信息。
另一方面，在存储节点Na为低电平，存储节点Nb为高电平的情况下，第3 NMOS晶体管N13为关断状态，第4 NMOS晶体管N14为导通状态。于是，节点Nc从低电平变化为高电平。因此，第5 NMOS晶体管N15为导通状态，匹配线ML经第5 NMOS晶体管N15与GND线导电性地连接，因而，匹配线ML从作为初始状态的高电平变化为低电平，可得到比较结果是不一致的这样的信息。其后，使搜索线SL1、SL2都返回到低电平，通过再次对匹配线ML进行预充电而成为高电平，结束比较工作。
(实施例12)其次，使用图27和图28说明本发明的实施例12。图27和图28是示出本实施例12的CAM单元的布局图。等效电路与图29相同。
在本实施例12中，与第5 PMOS晶体管P15并列地配置与第5 PMOS晶体管P15等效的第6 PMOS晶体管P16。如图27和图28中所示，第6 PMOS晶体管P16的源经接触孔(接点部)4p、第1金属布线51和第1通孔6j与第2金属布线7i(VDD线)连接，第6 PMOS晶体管P16的漏经接触孔4m、第1金属布线5k、第1通孔6h、、第2金属布线7h和第2通孔9b与匹配线ML连接。除此以外的结构与实施例10大致相同。
这样，通过设置第6 PMOS晶体管P16，与实施例10比较，可实质上增大(例如2倍)第5 PMOS晶体管P15的栅宽度。因而，可更快地使匹配线ML从低电平变化为高电平，可谋求CAM单元的工作的高速化。
再有，在图27和图28中示出的例子中，说明了将本实施例12的思想应用于实施例10的单元的例子，但也可将本实施例12的思想应用于实施例11的单元。此时，也可得到同样的效果。
(实施例13)其次，说明本发明的实施例13。在上述的实施例10、11中，说明了1位的CAM单元的布局。但是，可在上下左右方向上排列多个这些单元。因此，例如作为使图23的单元旋转180度的状态，在图23的单元的右侧配置例如在图23的单元的右邻配置的单元。由此，如在图23中用虚线所示，可在第5PMOS晶体管P15之下配置右侧的单元的第5 PMOS晶体管P15。
即，如在图23中所示，可在纵方向上并排在横方向上相邻的存储单元的第5 PMOS晶体管P15。由此，就在上下并排地配置成为第5 PMOS晶体管P15的栅的多晶硅布线3d和成为另一存储单元的第5 PMOS晶体管P15的栅的多晶硅布线3d′。
此外，通过使图23中的扩散区2f向下方延长，在该扩散区2f上使上述的多晶硅布线3d′延伸，在相邻的存储单元间可共有作为匹配线ML的输出部分的杂质扩散区。
通过以这种方式在相邻的单元间共有作为匹配线ML的输出部分的杂质扩散区，可减少成为匹配线ML的输出部的附加电容的杂质扩散区的结电容。由此，可实现单元工作的高速化和低功耗化。
此外，由于在邻接的2位的单元中可在上下配置多晶硅布线，故与在横方向上并排了多晶硅布线的情况相比，可缩短CAM单元整体的横方向的长度。因而，可进一步减少CAM单元的面积。
(实施例14)其次，说明本发明的实施例14。在上述的实施例10、12中，将VDD线连接到第5 PMOS晶体管P15的源上。在CAM单元的备用状态时，由于将节点Nc预充电到高电平，将匹配线ML预充电到低电平，第5PMOS晶体管P15为关断状态，故匹配线ML与VDD线为导电性地隔断的状态。
但是，近年来，由于越来越要求CAM单元的高速化，故通过降低晶体管的阈值、增加饱和电流来谋求进一步的高速化。但是，如果降低晶体管的阈值，则在晶体管的关断状态中的源、漏间流过的子阈值漏泄电流增大。因此，消耗了无用的功率。
例如，在实施例10、12的单元中，在备用时第5 PMOS晶体管P15的子阈值漏泄电流增大，可认为在匹配线ML与VDD线间流过大的漏泄电流。
因此，不是从VDD线对第5 PMOS晶体管P15的源供给固定电位，而是在备用时与比较工作时相对应地可使对第5 PMOS晶体管P15的源供给的电位变化。例如，如图24中所示，将电位可变单元10连接到成为VDD线的第2金属布线7g上。具体地说，将VDD线作为信号布线，利用未图示的外部驱动电路使VDD线的电位可变。
而且，在比较工作时，对第5 PMOS晶体管P15的源供给VDD电位，在备用时，为了抑制漏泄电流，对第5 PMOS晶体管P15的源供给比VDD电位低的低电平的电位。
由此，即使在第5 PMOS晶体管P15的子阈值漏泄电流大的情况下，在备用时可使第5 PMOS晶体管P15的源的电位和与第5 PMOS晶体管P15的漏连接的匹配线ML的电位都为低电平。因而，在备用时，可抑制贯通电流流过第5 PMOS晶体管P15，可减少CAM单元的备用时的功耗。
如上所述，对本发明的实施例进行了说明，但从起初就预先确定了可适当地组合各实施例的特征。此外，可在本体(bulk)的半导体衬底上形成以上的实施例的器件，也可在具有SOI(绝缘体上的硅)结构的衬底上形成以上的实施例的器件。
按照本发明，由于可缩短第1和第2位线，故可减小位线的布线电容。此外，由于也可确保较宽的位线间的间隔，故也可减小位线间电容。再者，由于在光刻后可减小栅等的形成用的图形的宽度及图形形成位置的离散性，而且可容许栅在其长度方向上有某种程度的偏移，故容易确保对于栅或扩散区的形成时的离散性的容限。
本发明对于具有无负载4晶体管型存储单元的半导体存储器是有用的，特别是对于静态型存储器或具有搜索线和匹配线的联想存储器是有用的。在联想存储器的情况下，由于可缩短搜索线的布线长度，故可谋求存取时间的高速化。此外，在将与匹配线连接的MOS晶体管的源与电源线连接、在该电源线上连接了电位可变单元的情况下，可减少备用时的漏泄电流，可减少备用时的功耗。
在上述半导体存储器具备与连接匹配线的MOS晶体管共有漏的MOS晶体管的情况下，可更快地使匹配线的电位电平变化，可谋求高速化。
此外，通过使形成各MOS晶体管的源/漏用的扩散区在相同的方向上延伸、使各MOS晶体管的栅在相同的方向上延伸，在光刻后可减小栅等的形成用的图形的宽度及图形形成位置的离散性。
在上述半导体存储器具有在匹配线的延伸方向上邻接的第1和第2存储单元、在与匹配线的延伸方向垂直的方向上并排地配置了第1存储单元的MOS晶体管和第2存储单元的MOS晶体管的情况下，可在匹配线的延伸方向上缩小存储单元面积。此外，该2个MOS晶体管共有与匹配线连接的杂质扩散区的情况下，可减少匹配线的输出负载电容，可实现工作的高速化和低功耗化。
权利要求
1.一种半导体存储器，其特征在于具备第2导电型的第2和第3阱，在第1导电型的第1阱的两侧形成；第1导电型的第1和第2存取MOS(金属-氧化物-半导体)晶体管P1、P2，在上述第2或第3阱上形成；第2导电型的第1和第2驱动MOS晶体管N1、N2，在上述第1阱上形成；字线WL，与上述第1和第2存取MOS晶体管的栅连接，在上述第1、第2和第3阱并排的方向上延伸；以及第1和第2位线BL1、BL2，分别与上述第1和第2存取MOS晶体管的源连接，在与上述第1、第2和第3阱并排的方向垂直的方向上延伸，使形成上述第1和第2存取MOS晶体管的源/漏用的第1导电型的第1和第2扩散区以及形成上述第1和第2驱动MOS晶体管的源/漏用的第2导电型的第3和第4扩散区在相同的方向上延伸，使上述第1和第2存取MOS晶体管的栅以及上述第1和第2驱动MOS晶体管的栅在相同的方向上延伸。
2.如权利要求1中所述的半导体存储器，其特征在于在上述第2阱上配置了上述第1存取MOS晶体管P1，在上述第3阱上配置了上述第2存取MOS晶体管P2。
3.如权利要求1中所述的半导体存储器，其特征在于还具备直接连接上述第1存取MOS晶体管P1的漏与上述第1驱动MOS晶体管N1的漏的导体部5g。
4.如权利要求1中所述的半导体存储器，其特征在于上述第1和第2存取MOS晶体管的栅以及上述第1和第2驱动MOS晶体管的栅在与上述第1、第2和第3阱的延伸方向垂直的方向上以直线状延伸。
5.如权利要求1中所述的半导体存储器，其特征在于具备第1导电型的第3和第4存取MOS晶体管P3、P4，分别在上述第2和第3阱上形成；另一字线WL2，与上述第3和第4存取MOS晶体管的栅连接；以及第3和第4位线BL3、BL4，分别与上述第3和第4存取MOS晶体管的源连接，使形成上述第3和第4存取MOS晶体管的源/漏用的第1导电型的第5和第6扩散区以及上述第1、第2、第3和第4扩散区在相同的方向上延伸，使上述第3和第4存取MOS晶体管的栅、上述第1和第2存取MOS晶体管的栅以及上述第1和第2驱动MOS晶体管的栅在相同的方向上延伸。
6.如权利要求5中所述的半导体存储器，其特征在于在上述第2阱上形成上述第1和第2位线，在上述第3阱上形成第3和第4位线。
7.如权利要求1中所述的半导体存储器，其特征在于具备第1导电型的第1和第2 MOS晶体管P5、P6，在上述第2或第3阱上形成；读出用字线RWL，与上述第2 MOS晶体管的栅连接；以及读出用位线RBL，与上述第2 MOS晶体管的源连接，将上述第1 MOS晶体管的栅与上述第2驱动MOS晶体管的栅连接，对上述第1 MOS晶体管的源供给电源电位，使形成上述第1和第2 MOS晶体管的源/漏用的第1导电型的第5和第6扩散区以及上述第1、第2、第3和第4扩散区在相同的方向上延伸，使上述第1和第2 MOS晶体管的栅、上述第1和第2存取MOS晶体管的栅以及上述第1和第2驱动MOS晶体管的栅在相同的方向上延伸。
8.如权利要求1中所述的半导体存储器，其特征在于具备第2导电型的第1和第2 MOS晶体管N3、N4，在上述第1阱上形成；读出用字线RWL，与上述第2 MOS晶体管的栅连接；以及读出用位线RBL，与上述第2 MOS晶体管的源连接，将上述第1 MOS晶体管的栅与上述第2驱动MOS晶体管的栅连接，使上述第1 MOS晶体管的漏的电位为接地电位，使形成上述第1和第2 MOS晶体管的源/漏用的第2导电型的第5和第6扩散区以及上述第1、第2、第3和第4扩散区在相同的方向上延伸，使上述第1和第2 MOS晶体管的栅、上述第1和第2存取MOS晶体管的栅以及上述第1和第2驱动MOS晶体管的栅在相同的方向上延伸。
9.一种半导体存储器，其特征在于具备第1导电型的第1阱；第2导电型的第2阱；第1导电型的第1和第2存取MOS(金属-氧化物-半导体)晶体管P1、P2，在上述第2阱上形成；第2导电型的第1和第2驱动MOS晶体管N1、N2，在上述第1阱上形成；字线WL，在上述第1和第2阱并排的方向上延伸，与上述第1和第2存取MOS晶体管的栅连接；以及第1和第2位线BL，分别与上述第1和第2存取MOS晶体管的源连接，在与上述字线的延伸方向垂直的方向上延伸，使形成上述第1和第2存取MOS晶体管的源/漏用的第1导电型的第1和第2扩散区以及形成上述第1和第2驱动MOS晶体管的源/漏用的第2导电型的第3和第4扩散区在相同的方向上延伸，使上述第1和第2存取MOS晶体管的栅以及上述第1和第2驱动MOS晶体管的栅在相同的方向上延伸。
10.如权利要求9中所述的半导体存储器，其特征在于具备第2导电型的第1和第2 MOS晶体管N3、N4，在上述第1阱上形成；读出用字线RWL，与上述第2 MOS晶体管的栅连接；以及读出用位线RBL，与上述第2 MOS晶体管的源连接，将上述第1 MOS晶体管的栅与上述第2驱动MOS晶体管的栅连接，使上述第1 MOS晶体管的漏的电位为接地电位，使形成上述第1和第2 MOS晶体管的源/漏用的第2导电型的第5和第6扩散区以及上述第1、第2、第3和第4扩散区在相同的方向上延伸，使上述第1和第2 MOS晶体管的栅、上述第1和第2存取MOS晶体管的栅以及上述第1和第2驱动MOS晶体管的栅在相同的方向上延伸。
11.一种半导体存储器，其特征在于具备第2导电型的第2阱，与第1导电型的第1阱邻接地形成；第1导电型的第1和第2 MOS(金属-氧化物-半导体)晶体管P11、P12，在上述第2阱上形成；第2导电型的第3和第4 MOS晶体管N11、N12，在上述第1阱上形成；字线WL，与上述第1和第2 MOS晶体管的栅连接，在上述第1和第2阱并排的方向上延伸；以及第1和第2位线BL1、BL2，分别与上述第1和第2 MOS晶体管的源连接，在与上述第1和第2阱并排的方向垂直的方向上延伸，使形成上述第1和第2 MOS晶体管的源/漏用的第1导电型的第1和第2扩散区以及形成上述第3和第4 MOS晶体管的源/漏用的第2导电型的第3和第4扩散区在相同的方向上延伸，使上述第1和第2 MOS晶体管的栅以及上述第3和第4 MOS晶体管的栅在相同的方向上延伸。
12.如权利要求11中所述的半导体存储器，其特征在于，具备第2导电型的第3阱，相对于上述第1阱在与上述第2阱相反一侧形成；第1导电型的第5、第6和第7 MOS晶体管P13～P15，在上述第3阱内形成；第1和第2搜索线SL1、SL2，与上述第5和第6 MOS晶体管的源连接，在与上述第1、第2和第3阱并排的方向垂直的方向上延伸；以及匹配线ML，与上述第7 MOS晶体管的漏连接，在上述第1、第2和第3阱并排的方向上延伸。
13.如权利要求12中所述的半导体存储器，其特征在于使上述第7 MOS晶体管的源与电源线VDD连接，在上述电源线上连接了使该电源线的电位可变的电位可变单元10。
14.如权利要求11中所述的半导体存储器，其特征在于，具备第2导电型的第5、第6和第7 MOS晶体管N13～N15，在上述第1阱内形成；第1和第2搜索线，与上述第5和第6 MOS晶体管的源连接，在与上述第1、第2和第3阱并排的方向垂直的方向上延伸；以及匹配线，与上述第7 MOS晶体管的漏连接，在上述第1、第2和第3阱并排的方向上延伸。
15.如权利要求12中所述的半导体存储器，其特征在于具备与上述第7 MOS晶体管共有漏的第8 MOS晶体管P16，导电性地连接了上述第7 MOS晶体管的栅与上述第8 MOS晶体管的栅。
全文摘要
本发明的课题是在半导体存储器中在减小位线的布线电容和位线间电容的同时确保对于制造上的离散性的容限。本发明的半导体存储器具备在N阱区上形成的第1和第2存取PMOS晶体管P1、P2；在P阱区上形成的第1和第2驱动NMOS晶体管N1、N2；与第1和第2存取PMOS晶体管P1、P2的栅连接的字线；以及分别与第1和第2存取PMOS晶体管P1、P2的源连接的第1和第2位线。而且，使N型扩散区2b、2c和P型扩散区2a、2d在相同的方向上延伸，使多晶硅布线3a～3d在相同的方向上延伸。
文档编号H01L21/8244GK1419292SQ0215046
公开日2003年5月21日 申请日期2002年11月14日 优先权日2001年11月14日
发明者新居浩二 申请人:三菱电机株式会社