半导体存储器的制作方法

专利名称：半导体存储器的制作方法
专利说明半导体存储器 [发明所属的技术]本发明涉及半导体存储器，尤其涉及谋求提高MOS静态RAM抗软差错的存储单元结构。伴随着存储单元的微细化，从封装材料中发出的α射线和来自宇宙的中子束等所产生的电子使得保持在存储节点上的数据发生反转，这类软差错的问题正日益显著。尤其是，当电源电压下降时，这类误动作显著出现。为了减少这类软差错，人们一直在进行各种尝试。
例如，专利公报2589949号公布过一种SRAM存储单元结构，图37即是其结构的等效电路图。如该图所示，存储单元100由PMOS晶体管PT1和PT2，以及NMOS晶体管NT5～NT8、NT11、NT12、NT21和NT22构成。
PMOS晶体管PT1和PT2的源极全都连接到电源电压Vcc，PMOS晶体管PT1的漏极经过节点101连接到PMOS晶体管PT2的栅极以及NMOS晶体管NT21和NT22的栅极，PMOS晶体管PT2的漏极经过节点111连接到PMOS晶体管PT1的栅极以及NMOS晶体管NT11和NT12的栅极。
NMOS晶体管NT11和NT12的源极都接地，NMOS晶体管NT11的漏极经过节点101连接到PMOS晶体管PT1的漏极，NMOS晶体管NT12的漏极经过节点102和101连接到PMOS晶体管PT1的漏极。
NMOS晶体管NT21和NT22的源极都接地，NMOS晶体管NT21的漏极经过节点111连接到PMOS晶体管PT2的漏极，NMOS晶体管NT22的漏极经过节点112和111连接到PMOS晶体管的漏极。
NMOS晶体管NT5插在位线BL50和节点101之间，其栅极连接到字线WL50。NMOS晶体管NT6插在位线BL60和节点101之间，其栅极连接到字线WL60。NMOS晶体管NT7插在位线BL51和节点111之间，其栅极连接到字线WL50。NMOS晶体管NT8插在位线BL61和节点111之间，其栅极连接到字线WL60。
在这样一种结构中，按照是从位线对BL50、BL51还是从位线对BL60、BL61得到数据，字线WL50或者字线WL60处于激活状态，通过使NMOS晶体管NT5和NT7或者NMOS晶体管NT6和NT8处于开态，可实现对作为存储节点的节点101和111的存取。
在上述结构中，把通常只由一个NMOS晶体管构成的NMOS驱动晶体管用了两个NMOS晶体管(一个驱动晶体管分为NT11和NT12，另一个分为NT21和NT22)。
因此，应把作为PMOS晶体管PT1(PT2)的漏极的存储节点分开为节点101(111)和节点102(112)，把NMOS晶体管NT11(NT21)和NMOS晶体管NT12(NT22)分别形成在PMOS晶体管PT1(PT2)所形成的N阱区的两侧。
这样一来，上述N阱区可以防止能量粒子撞击其一侧所产生的电子或空穴影响到与上述N阱区相反一侧的耗尽区，从而能够降低软差错的发生率。但是，上述SRAM存储单元对于减少软差错仍然不够彻底，而且，问题是本来只用一个晶体管来构成驱动晶体管就可以了，现在却要用到两个晶体管，从而电路结构变得复杂化。
本发明就是为了解决上述问题提出来的，目的在于得到一种其存储单元结构的电路并不复杂，却能够减少软差错的半导体存储器。本发明第一方面所述的半导体存储器具有包括相互交叉连接的第一和第二倒相器的存储单元，第一导电类型被定义为第一类，第二导电类型被定义为第二类，上述第一倒相器由属于第一类的第一场效应晶体管和属于第二类的第一场效应晶体管构成；上述第二倒相器由属于第一类的第二场效应晶体管和属于第二类的第二场效应晶体管构成。上述同属于第一类的第一和第二场效应晶体管，分别在相互独立的同属于第二类的第一和第二阱区形成。
另外，本发明第二方面的发明是本发明第一方面所述的半导体存储器，上述第一倒相器的输出部分包括把上述属于第一类的第一场效应晶体管的一个电极与上述属于第二类的第一场效应晶体管的一个电极连接起来的连接部分，输入部分包括把上述属于第一类的第一场效应晶体管的控制电极与上述属于第二类的第一场效应晶体管的控制电极连接起来的连接部分，上述第二倒相器的输出部分包括把属于第一类的第二场效应晶体管的一个电极与上述属于第二类的第二场效应晶体管的一个电极连接起来的连接部分，输入部分包括把上述属于第一类的第二场效应晶体管的控制电极与上述属于第二类的第二场效应晶体管的控制电极连接起来的连接部分，上述存储单元还进一步包括属于第一类的第三场效应晶体管和属于第一类的第四场效应晶体管，其中属于第一类的第三场效应晶体管的一个电极连接到把上述第一倒相器的输出部分与上述第二倒相器的输入部分进行电连接的第一存储端子，另一个电极连接到第一位线，字线连接到控制电极；属于第一类的第四场效应晶体管的一个电极连接到把上述第二倒相器的输出部分与上述第一倒相器的输入部分进行电连接的第二存储端子，另一个电极连接到第二位线，字线连接到控制电极，上述属于第一类的第三和第四场效应晶体管分别在同属于第二类的第二和第一阱区形成。
另外，本发明第三方面的发明是本发明第二方面所述的半导体存储器，上述属于第一类的第一至第四场效应晶体管的一个电极是相互独立形成的。
另外，本发明第四方面的发明是本发明第二方面所述的半导体存储器，上述属于第一类的第一、第三场效应晶体管和上述属于第二类的第一场效应晶体管沿着上述字线的形成方向大致排列在一条直线上进行布局，上述属于第一类的第二、第四场效应晶体管和上述属于第二类的第二场效应晶体管沿着上述字线的形成方向大致排列在一条直线上进行布局。
另外，本发明第五方面的发明是本发明第一方面所述的半导体存储器，在布局上，使得上述属于第一类的第一和第二场效应晶体管相对于上述存储单元的中心点相互呈点对称排列。
另外，本发明第六方面的发明是本发明第二方面所述的半导体存储器，在布局上，使得上述属于第一类的第三和第四场效应晶体管相对于上述存储单元的中心点相互呈点对称排列。
另外，本发明第七方面的发明是本发明第二方面所述的半导体存储器，上述属于第一类的第一和第二场效应晶体管的控制电极的宽度，被设定为比上述属于第一类的第三和第四场效应晶体管的控制电极宽度要宽。
另外，本发明第八方面的发明是本发明第一至第七方面的任一方面中所述的半导体存储器，上述存储单元进一步包括有插在上述第一倒相器的输入部分和上述第二存储端子之间的第一电阻元件，插在上述第二倒相器的输入部分和上述第一存储端子之间的第二电阻元件。
另外，本发明第九方面的发明是本发明第八方面所述的半导体存储器，其中包括上述第一和第二电阻元件为采用电阻率比CoSi高的金属材料制成的高阻金属布线。
另外，本发明第十方面的发明是本发明第八方面所述的半导体存储器，其中包括上述第一和第二电阻元件为采用电阻率比CoSi高的多晶硅制成的高阻多晶硅布线。
另外，本发明第十一方面的发明是本发明第二方面所述的半导体存储器，上述属于第一类的第三和第四场效应晶体管的控制电极与上述字线共用一条多晶硅布线。
另外，本发明第十二方面的发明是本发明第二方面所述的半导体存储器，上述字线包括相互独立的第一和第二字线，上述属于第一类的第三场效应晶体管的控制电极被连接到上述第一字线，上述属于第一类的第四场效应晶体管的控制电极被连接到上述第二字线。
另外，本发明第十三方面的发明是本发明第十二方面所述的半导体存储器，上述第一位线包括相互构成位线对的第一和第二分位线；上述第二位线包括相互构成位线对的第三和第四分位线；上述属于第一类的第三场效应晶体管包括属于第一类的第五和第六场效应晶体管，上述属于第一类的第五场效应晶体管插在上述第一分位线和上述第二存储端子之间，上述属于第一类的第六场效应晶体管插在上述第二分位线和上述第一存储端子之间；上述属于第一类的第四场效应晶体管包括属于第一类的第七和第八场效应晶体管，上述属于第一类的第七场效应晶体管插在上述第三分位线和上述第一存储端子之间，上述属于第一类的第八场效应晶体管插在上述第四分位线和上述第二存储端子之间。
另外，本发明第十四方面的发明是本发明第二、第十一或第十三方面所述的半导体存储器，在布局上，使得上述属于第一类的第一和第二场效应晶体管的控制电极形成区域构成上述第二和第一存储端子的一部分。
此外，本发明第十五方面的发明是本发明第一方面所述的半导体存储器，上述属于第二类的第一和第二场效应晶体管在第一类阱区上形成，上述第一类阱区被配置在上述属于第二类的第一和第二阱区之间。

图1本发明实施例1 SRAM存储单元从平面上看所有各层的布局结构的说明图。
图2主要从平面上看图1中第一铝布线层下面的布局结构的说明图。
图3主要从平面上看图1中第二铝布线层上面的布局结构的说明图。
图4实施例1存储单元的等效电路图。
图5实施例2 SRAM存储单元从平面上看所有各层的布局结构的说明图。
图6主要从平面上看图5中第一铝布线层下面的布局结构的说明图。
图7两个相邻存储单元之间从平面上看第一铝布线层下面的布局结构的说明图。
图8实施例3 SRAM存储单元从平面上看所有各层的布局结构的说明图。
图9主要从平面上看图8中第一铝布线层下面的布局结构的说明图。
图10实施例3存储单元的等效电路图。
图11实施例4 SRAM存储单元从平面上看所有各层的布局结构的说明图。
图12主要从平面上看图11中第一铝布线层下面的布局结构的说明图。
图13实施例5 SRAM存储单元从平面上看所有各层的布局结构的说明图。
图14主要从平面上看图13中第二铝布线层上面的布局结构的说明图。
图15实施例5存储单元的等效电路图。
图16实施例6 SRAM存储单元从平面上看所有各层的布局结构的说明图。
图17主要从平面上看图16中第一铝布线层下面的布局结构的说明图。
图18主要从平面上看图16中第二铝布线层上面的布局结构的说明图。
图19实施例7 SRAM存储单元从平面上看所有各层的布局结构的说明图。
图20主要从平面上看图19中第一铝布线层下面的布局结构的说明图。
图21主要从平面上看图19中第二铝布线层上面的布局结构的说明图。
图22实施例8 SRAM存储单元从平面上看所有各层的布局结构的说明图。
图23主要从平面上看图22中第一铝布线层下面的布局结构的说明图。
图24主要从平面上看图22中第二铝布线层上面的布局结构的说明图。
图25实施例8存储单元的等效电路图。
图26实施例9 SRAM存储单元从平面上看所有各层的布局结构的说明图。
图27主要从平面上看图26中第一铝布线层下面的布局结构的说明图。
图28主要从平面上看图26中第二铝布线层上面的布局结构的说明图。
图29实施例10 SRAM存储单元从平面上看所有各层的布局结构的说明图。
图30主要从平面上看图29中第一铝布线层下面的布局结构的说明图。
图31主要从平面上看图29中第二铝布线层上面的布局结构的说明图。
图32实施例11 SRAM存储单元从平面上看所有各层的布局结构的说明图。
图33主要从平面上看图32中第一铝布线层下面的布局结构的说明图。
图34主要从平面上看图32中第二铝布线层上面的布局结构的说明图。
图35实施例12 SRAM存储单元从平面上看所有各层的布局结构的说明图。
图36主要从平面上看图35中第二铝布线层上面的布局结构的说明图。
图37现有的SRAM存储单元的等效电路图。(实施例1)图1至图4给出了本发明的实施例1的SRAM存储单元的结构示意图。图1是从平面上看所有各层的布局结构的说明图。图2是主要从平面上看图1中第一铝布线层下面的布局结构的说明图。图3是主要从平面上看图1中第二铝布线层上面的布局结构的说明图。再有，在图1中，往往省略了图2和图3中所标示的一部分符号。
另外，图4给出了图1至图3中所示布局结构的SRAM存储单元的等效电路的电路图。如该图所示，实施例1的SRAM存储单元由NMOS晶体管N1至N4和PMOS晶体管P1及P2组成。
作为驱动晶体管的PMOS晶体管P1和P2在N阱区NW内形成，作为驱动晶体管的NMOS晶体管N1和作为存取晶体管的NMOS晶体管N4在P阱区PW0内形成，作为驱动晶体管的NMOS晶体管N2和作为存取晶体管的NMOS晶体管N3在P阱区PW1内形成。P阱区PW0和P阱区PW1夹着N阱区NW，分别形成在它的两侧。
NMOS晶体管N1和PMOS晶体管P1构成第一CMOS倒相器I1。也就是说，PMOS晶体管P1和NMOS晶体管N1两者的栅极同接到存储端子N6，两者的漏极同接到存储端子Na。而且，PMOS晶体管P1的源极接电源电压Vdd，NMOS晶体管N1的源极接地(GND)。
NMOS晶体管N2和PMOS晶体管P2构成第二CMOS倒相器I2。也就是说，PMOS晶体管P2和NMOS晶体管N2两者的栅极同接到存储端子Na，两者的漏极同接到存储端子Nb。而且，PMOS晶体管P2的源极接电源电压Vdd，NMOS晶体管N2的源极接地。
这样一来，倒相器I1的输出部分和倒相器I2的输入部分与存储端子Na进行了电连接；倒相器I1的输入部分和倒相器I2的输出部分与存储端子Nb进行了电连接，从而CMOS倒相器I1和I2互为交叉连接，可以在存储端子Na和存储端子Nb上存储互为反相的逻辑电平信息。
NMOS晶体管N3插在位线BLA和存储端子Na之间，其栅极连接到字线WL。NMOS晶体管N4插在位线BLB和存储端子Nb之间，其栅极接到字线WL。
在这样的结构中，无论从位线BLA还是从位线BLB得到数据，均使字线WL处于激活状态，使NMOS晶体管N3和N4处于开态，于是可以对存储端子Na和存储端子Nb进行存取(读出或写入)。
下面，参照图1至图3叙述实施例1的存储单元结构。
在N阱区NW内，由P+扩散区FL110和FL111以及多晶硅布线PL1构成PMOS晶体管P1，由P+扩散区FL120和FL121以及多晶硅布线PL2构成PMOS晶体管P2。
在P阱区PW0内，由N+扩散区FL210和FL211以及多晶硅布线PL1构成NMOS晶体管N1，由N+扩散区FL240和FL241以及多晶硅布线PL4构成NMOS晶体管N4。再有，由于多晶硅布线PL1从N阱区NW横跨到P阱区PW0形成，从而作为NMOS晶体管N1和PMOS晶体管P1的共同栅极。
在P阱区PW1内，由N+扩散区FL220和FL221以及多晶硅布线PL2构成NMOS晶体管N2，由N+扩散区FL230和FL231以及多晶硅布线PL3构成NMOS晶体管N3。再有，由于多晶硅布线PL2从N阱区NW横跨到P阱区PW1形成，从而作为NMOS晶体管N2和PMOS晶体管P2的共同栅极。
上述扩散区FL110、FL111、FL120、FL121、FL210、FL211、FL220、FL221、FL230、FL231、FL240和FL241，可以通过注入杂质并使杂质扩散得到。
扩散区FL210上的地线LG1(第一层铝布线)通过扩散接触孔1C与扩散区LF210进行电连接。从扩散区FL211延伸到扩散区FL111和FL231上而形成的第一层铝布线即铝布线AL11，也通过扩散接触孔1C分别与各扩散区FL211、FL111和FL231进行电连接。此外，铝布线AL11还在多晶硅布线PL2的一部分上形成，并通过栅极接触孔GC与多晶硅布线PL2进行电连接。该铝布线AL11可在电学上实现低阻抗连接，相当于存储端子Na。
再有，扩散接触孔1C就是扩散区与第一层(铝)布线之间的接触孔，栅极接触孔GC就是多晶硅布线与第一层布线之间的接触孔。
多晶硅布线PL4通过栅极接触孔GC与字线WL(第一层铝布线)进行电连接，扩散区FL241上面的位线BLB1(第一层铝布线)通过扩散接触孔1C与扩散区FL241进行电连接。
从扩散区FL240延伸到扩散区FL120和扩散区FL220上而形成的第一层铝布线即铝布线AL12，通过扩散接触孔1C分别与各扩散区FL240、FL120和FL220进行电连接。而且，铝布线AL12还在多晶硅布线PL1的一部分上形成，通过栅极接触孔GC与多晶硅布线PL1进行电连接。该铝布线AL12可在电学上实现低阻抗连接，相当于存储端子Nb。
扩散区FL110上面的电源布线LV1(第一层铝布线)通过扩散接触孔1C与扩散区FL110进行电连接，扩散区FL121上面的电源布线LV1通过扩散接触孔1C与扩散区FL121进行电连接。
扩散区FL230上面的位线BLA1(第一层铝布线)通过扩散接触孔与扩散区FL230进行电连接，多晶硅布线PL3上面的字线WL1通过栅极接触孔GC与多晶硅布线PL3进行电连接。扩散区FL221上面的接地布线LG1通过扩散接触孔1C与扩散区FL221进行电连接。
接地布线LG1通过通路孔1T与接地布线LG2〔第二层铝布线(2AL)〕进行电连接，接地布线LG2通过通路孔2T与接地布线LG3〔第三层铝布线(3AL)〕进行电连接。
字线WL1通过通路孔1T与字线WL2(第二层铝布线)进行电连接，字线WL2通过通路孔2T与字线WL3(第三层铝布线)进行电连接。这三条字线WL1、WL2和WL3一起构成图4中的字线WL。
再有，通路孔1T就是供第一层布线和第二层(铝)布线连接用的通路孔，通路孔2T就是供第二层布线与第三层(铝)布线连接用的通路孔。
字线WL3和接地布线LG3彼此平行地横穿P阱区PW0和PW1以及N阱区NW；接地布线LG3夹住字线WL3形成为两条。
位线BLA2(第二层铝布线)通过通路孔1T与位线BLA1(图3中未画出)进行电连接，位线BLB2(第二层铝布线)通过通路孔1T与位线BLB1(图3中未画出)进行电连接。电源布线LV2(第二层铝线)通过通路孔1T与电源布线LV1(图3中未画出)进行电连接。这些位线BLA1和BLA2以及BLB1和BLB2分别构成图4中的位线BLA和BLB。
位线BLA2、BLB2和电源布线LV2彼此平行地分别排列在P阱区PW1、PW0和N阱区NW上面沿图中的纵向形成。
这样，在实施例1的SRAM存储单元结构中，NMOS晶体管N1和N4在一个P阱区PW0内形成，而NMOS晶体管N2和N3则在隔着N阱区NW的另一个P阱区PW1内形成，因此，可以把分别与各个存储端子Na和存储端子Nb作电连接的N+扩散区FL211和N+扩散区FL220分开来在不同的P阱区PW0和PW1内形成。
其结果是，如果在P阱区PW0和PW1之中的一个P阱区内所形成的N+扩散区收集到由α射线或者中子束产生的电子，则由于中间隔着N阱区NW，在另一个P阱区却不会受到产生上述电子的影响，这些电子可从该P阱区内形成的N+扩散区中释放出来。这样就消除了导致存储端子Na和Nb所保持的数据发生反转的产生电子的现象，很难引起数据反转。这就是说，收到提高抗软差错的效果(第一种效果)。
再有，由于P阱区PW0和P阱区PW1是在垂直于位线BLA和BLB的形成方向被隔离开来形成的，这两个P阱区PW0和PW1的形成不会对位线BLA和BLB的布线长度造成任何影响。因此，不必因为要形成P阱区PW0和PW1而加长位线的布线长度，仍会保持良好的存取时间(第二种效果)。
还有，由于NMOS晶体管N1和N2以及NMOS晶体管N3和N4相对于存储单元中心部分(即N阱区NW的中心部分)呈点对称布局，在把实施例1的多个存储单元紧靠在一起制造时还能够提高集成度(第三种效果)。
另外，由于多晶硅布线PL1至PL4是沿着同一方向(图中的横向)形成的，具有易于控制栅极尺寸的效果，加之，多晶硅布线PL1和PL3(NMOS晶体管N1和N3以及PMOS晶体管P1)以及多晶硅布线PL2和PL4(NMOS晶体管N2和N4以及PMOS晶体管P2)都分别在一条直线上形成，没有无用的区域，所以能够减少电路面积而提高集成度(第四种效果)。
此外，在NMOS晶体管N1至N4中，由于成为漏极的区域(与存储端子Na或存储端子Nb进行电连接的区域)是独立形成的，因而在高电平下抗软差错的能力得以保持(第五种效果)。
进而，由于具有CMOS结构的倒相器I1和I2分别由NMOS晶体管和PMOS晶体管各一个的组构成的，这就能够用必要的最低限度的CMOS电路结构来实现存储单元(第六种效果)。
(实施例2)图5和图6是本发明实施例2的SRAM存储单元结构的示意图。图5是从平面上看所有各层的布局结构的说明图。图6是主要从平面上看图5中第一铝布线层下面的布局结构的说明图。再有，图5中主要从平面上看第二铝布线层上面的布局结构的说明图与用来说明实施例1的图3相同，实施例2的等效电路图与图4相同。还有，在图5中往往省略了图6和图3中所标示的一部分符号。
如这些图所示，在用来构成NMOS晶体管N1的方形N+扩散区上面，在上述N+扩散区的中心部位弯折地形成多晶硅布线PL1，因而在多晶硅布线PL1的外侧形成的是比较宽的扩散区FL212，而在内侧形成的是比较窄的扩散区FL213。这样，扩散区FL212、FL213和多晶硅布线PL1就构成NMOS晶体管N1。
同样，在用来构成NMOS晶体管N2的方形N+扩散区上面，在上述N+扩散区的中心部位弯折地形成多晶硅布线PL2，因而在多晶硅布线PL2的外侧形成的是比较宽的扩散区FL223，而在内侧形成的是比较窄的扩散区FL222。这样，扩散区FL222、FL223和多晶硅布线PL2就构成NMOS晶体管N2。
扩散区FL212上面的接地布线LG1通过两处扩散接触孔1C与扩散区FL212进行电连接，扩散区FL213上面的铝布线AL11通过扩散接触孔1C与扩散区FL213进行电连接。
同样，扩散区FL223上面的接地布线通过两处扩散接触孔1C与扩散区FL223进行电连接，扩散区FL222上面的铝布线AL12通过扩散接触孔1C与扩散区FL222进行电连接。其他布局结构与实施例1相同，就不再说明了。
实施例2由于具有以上的布局结构，它除了有实施例1的第一、第二、第五和第六种效果外，还收到如下的效果。
用作驱动晶体管的NMOS晶体管N1和N2的栅极宽度(沟道宽度)W可以做得比较宽。其结果是，由于位线BLA和BLB中的载流子消除得比较快，可以实现工作的高速化。
此外，因为用作驱动晶体管的NMOS晶体管N1和N2相对于用作存取晶体管的NMOS晶体管N3和N4来，栅极宽度W的比值取得较大，所以存储单元的稳定性也得到提高。
图7是从平面上看两个相邻存储单元之间布局结构的说明图。再有，图7与图6一样，表示的主要是图5中第一铝布线层下面的布局结构。
图7示出了存储单元MC1的N阱区NW和P阱区PW0，以及存储单元MC2的N阱区NW和P阱区PW0。
此时，NMOS晶体管N1和N2相对于各自存储单元的中心部分(N阱区的中心部分)作点对称排列(相当于实施例1的第三种效果)。因此，如图7所示，在相邻的存储单元MC1和MC2之间，两者的驱动晶体管即NMOS晶体管N1(N2)彼此可以共用扩散区FL212、字线WL1、接地布线LG1、扩散接触孔1C和栅极接触孔GC各自的至少一部分，这不仅有利于提高集成度，还可以按线对称方式配置相邻的存储单元，把NMOS晶体管N1和N2的栅极宽度W做得比较宽。
这样，由于成为NMOS晶体管N1和N2的栅极的多晶硅布线P1和P2形成为曲折状，几乎不用增大面积，便能得到与实施例1同样高密度的存储单元结构。
而且，NMOS晶体管N1、N3和PMOS晶体管P1以及NMOS晶体管N2、N4和PMOS晶体管P2分别都在大致一条直线上形成，有利于提高集成度(相当于实施例1的第四种效果)。
(实施例3)图8至图10是本发明实施例3的SRAM存储单元结构的示意图。图8是从平面上看所有各层的布局结构的说明图。图9是主要从平面上看图8中第一铝布线层下面的布局结构的说明图。再有，图8中主要从平面上看第二铝布线层上面的布局结构的说明图与用来说明实施例1的图3相同。在图8中往往省略了图9和图3中所标示的一部分符号。
图10是具有图8、图9和图3所示布局结构的SRAM存储单元的等效电路图。如该图所示，在NMOS晶体管N1和PMOS晶体管P1的栅极与存储端子Nb之间插有电阻R1，在NMOS晶体管N2和PMOS晶体管P2的栅极与存储端子Na之间插有电阻R2。其他结构则与图4所示的实施例1相同，就不再说明了。
下面，参照图8、图9和图3来叙述实施例3的存储单元结构。
如这些图所示，用作NMOS晶体管N1和PMOS晶体管P1的栅极的多晶硅布线PL13(相当于实施例1中的多晶硅布线PL1)与用作R1的高阻金属布线M00进行电连接，而该高阻金属布线M00则通过通路孔0T与作为存储端子Nb的铝布线AL12进行电连接。从作用上看，通路孔0T就是供多晶硅布线及在同一层形成的高阻金属布线M00与第一层布线连接用的通路孔。
同样，用作NMOS晶体管N2和PMOS晶体管P2的栅极的多晶硅布线PL14(相当于实施例1中的多晶硅布线PL2)，与用作R2的高阻金属布线M01进行电连接，而该高阻金属布线M01通过通路孔0T与作为存储端子Na的铝布线AL11进行电连接。
再有，用来形成高阻金属布线M00和M01的材料，例如可以是钨一类电阻率比CoSi(硅化钴)高的材料。至于其他结构，则与图1至图3所示的实施例1相同，就不再说明了。
实施例3由于具有上述存储单元结构，它除了有实施例1的第一至第六种效果外，还收到如下效果。
实施例3的存储单元，由于信号通过R1和R2传播会发生延迟，为使存储单元内保持的数据发生反转的响应时间就加长。其结果是，当有α射线或中子束产生出电子时，即使引起存储端子Na和Nb中一个存储端子的电位发生反转，在另一个存储端子的数据反转以前，前者就已经恢复到原来的保持状态，从而更难发生软差错。
(实施例4)图11和图12是本发明实施例4的SRAM存储单元结构的示意图。图11是从平面上看所有各层的布局结构的说明图。图12是主要从平面上看图11中第一铝布线层下面的布局结构的说明图。再有，图11中主要从平面上看第二铝布线层上面的布局结构的说明图与用来说明实施例1的图3相同，图11中往往省略了图12和图3中所标示的一部分符号。此外，具有实施例4布局结构结构的SRAM存储单元的等效电路图与实施例3中表示的图10相同。
下面，参照图11、图12和图3来叙述实施例4的SRAM存储单元的结构。
如这些图所示，在用作NMOS晶体管N1和PMOS晶体管P1的栅极的多晶硅布线PL13和PL17(相当于实施例1中的多晶硅布线PL1)中，用作电阻R1的多晶硅布线PL17采用的是电阻率比多晶硅布线PL13高的高阻材料。例如，在多晶硅布线PL13用CoSi形成时，多晶硅布线PL17则用电阻率比CoSi高的材料来形成。
而且，多晶硅布线PL17通过栅极接触孔GC与作为存储端子Nb的铝布线AL12进行电连接。
同样，在用作NMOS晶体管N2和PMOS晶体管P2的栅极的多晶硅布线PL14和PL18(相当于实施例1中的多晶硅布线PL2)中，用作电阻R2的多晶硅布线PL18采用了电阻率比多晶硅布线PL14高的材料来形成，多晶硅布线PL18通过栅极接触孔GC与作为存储端子Na的铝布线AL11进行电连接。其他结构则与图1至图3所示的实施例1相同，就不再说明了。
实施例4由于具有上述存储单元结构，除了有实施例1的第一至第六种效果外，还收到如下的效果。
实施例4的存储单元，由于信号通过R1和R2传播时会发生延迟，为使存储单元内保持的数据发生反转的响应时间就加长。其结果是，当有α射线和中子束产生出电子时，即使引起存储端子Na和Nb中一个存储端子的电位发生反转，在另一个存储端子的数据反转之前，前者就已经恢复到原来的保持状态，从而更难发生软差错。
(实施例5)
图13至图15是本发明实施例5的SRAM存储单元结构的示意图。图13是从平面上看所有各层的布局结构的说明图。图14主要是从平面上看图13中第二铝布线层上面的布局结构的说明图。再有，图13中主要从平面上看第一铝布线层下面布局结构的说明图与用来说明实施例1的图2(不同之处在于字线WL2被分为字线WLA2和WLB2)相同。图13中往往省略了图14和图2中所标示的一部分符号。
图15是具有图13、图14和图2所示布局结构的SRAM存储单元的等效电路图。如该图所示，字线WLA连接到NMOS晶体管N3的栅极，与字线WLA独立的字线WLB连接到NMOS晶体管N4的栅极。再有，其他结构与图4所示的实施例1相同，就不再说明了。
下面，参照图13、图14和图2来叙述实施例5存储单元的结构。
多晶硅布线PL3通过栅极接触孔GC与字线WLA1(第一层铝布线)进行电连接，字线WLA1通过通路孔1T与字线WLA2(第二层铝布线)进行电连接，字线WLA2通过通路孔2T与字线WLA3(第三层铝布线)进行电连接。这三条字线WLA1、WLA2和WLA3一起构成了图15中的字线WLA。
同样，多晶硅布线PL4通过栅极接触孔GC与字线WLB1(第一层铝布线)进行电连接，字线WLB1通过通路孔1T与字线WLB2(第二层铝布线)进行电连接，字线WLB2通过通路孔2T与字线WLB3(第三层铝布线)进行电连接。这三条字线WLB1、WLB2和WLB3一起构成了图15中的字线WLB。
字线WLA3、WLB3和接地布线LG3横穿P阱区PW0和PW1以及N阱区NW，彼此平行地形成。接地布线LG3夹着字线WLA3和WLB3形成了两条。再有，其他布局结构则与实施例1相同，就不再说明了。
实施例5由于具有上述存储单元结构，除了有实施例1的第一至第六种效果外，还收到如下效果。
如图15的等效电路所示，因为连接到作为存取晶体管的NMOS晶体管N3和N4的栅极的字线WLA分为WLA和WLB，这就有可能实现能用于FIFO存储器中的存储单元结构。
(实施例6)图16至图18是本发明实施例6的SRAM存储单元结构的示意图。图16是从平面上看所有各层布局结构的说明图。图17是主要从平面上看图16中第一铝布线层下面的布局结构的平面图。图18是主要从平面上看图16中第二铝布线层上面的布局结构的平面图。再有，图16往往省略了图17和图18中所标示的一部分符号。另外，具有实施例6布局结构的SRAM存储单元的等效电路与实施例5中所示的图15相同。
下面，参照图16至图18来介绍实施例6存储单元的结构。
在用于NMOS晶体管N3和N4的N+扩散区内，其源/漏形成区方向变向，与其他的NMOS晶体管N1和N2以及PMOS晶体管P1和P2的源/漏形成区方向成90°。这就是说，用于NMOS晶体管N4的扩散区FL242和FL243以及用于NMOS晶体管N3的扩散区FL232和FL233，在图中是在横向形成。
而且，扩散区FL243上面的位线BLB1通过扩散接触孔1C与扩散区FL243进行电连接，位线BLB2(第二层铝布线)通过通路孔1T与位线BLB1(图18中未画出)进行电连接。
同样，构成NMOS晶体管N3的扩散区FL232上面的位线BLA1通过扩散接触孔1C与扩散区FL232进行电连接，位线BLA2(第二层铝布线)通过通路孔1T与位线BLA1(图18中未画出)进行电连接。
位线BLA2和BLB2横穿P阱区PW0、PW1和N阱区NW，彼此平行地排列。
接地布线LG1通过扩散接触孔1C与扩散区FL210和扩散区FL221进行电连接，接地布线LG2通过通路孔1T与接地布线LG1(图18中未画出)进行电连接，接地布线LG3通过通路孔2T与布线LG2进行电连接。
电源布线LV1通过扩散接触孔1C与扩散区FL110和FL120进行电连接，电源布线LV2通过通路孔1T与电源布线LV1(图18中未画出)进行电连接，电源布线LV3通过通路孔2T与电源布线LV2进行电连接。
字线WLA1通过栅极接触孔GC与多晶硅布线PL23进行电连接，字线WLA2通过通路孔1T与字线WLA1(图18中未画出)进行电连接，字线WLA3(第三层铝布线)通过通路孔2T与字线WLA2进行电连接。
同样，字线WLB1通过栅极接触孔GC与多晶硅布线PL24进行电连接，字线WLB2通过通路孔1T与字线WLB1(图18中未画出)进行电连接，字线WLB3(第三层铝布线)通过通路孔2T与字线WLB2进行电连接。
(第一)接地布线LG3、字线WLB3、电源布线LV3、字线WLA3、(第二)接地布线LG3，均在图中的纵向彼此平行地形成。(第一)接地布线LG3和字线WLB3在P阱区PW0上面形成，电源布线LV3在N阱区NW上面形成，字线WLA3和(第二)接地布线LG3在P阱区PW1上面形成。
实施例6由于具有上述存储单元结构，除了有实施例1的第一、第二、第三、第五和第六种效果外，还收到与实施例5的固有效果相同的效果。
(实施例7)图19至图21是本发明实施例7的SRAM存储单元结构的示意图。图19是从平面上看所有各层的布局结构的说明图。图20是主要从平面上看图19中第一铝布线层下面的布局结构的说明图。图21是主要从平面上看图19中第二铝布线层上面的布局结构的说明图。再有，图19中往往省略了图20和图21中所标示的一部分符号。另外，具有实施例7布局结构的SRAM存储单元的等效电路图与实施例1中所示的图4相同。
下面，参照图19至图21来叙述实施例7存储单元的结构。
NMOS晶体管N3和N4的共用多晶硅布线PL5从P阱区PW0延伸到N阱区NW和P阱区PW1上形成，该共用多晶硅布线P15被用作图4中的字线WL。
除了多晶硅布线PL1和PL2的图形形状、连接多晶硅布线PL1和铝布线AL12的栅极接触孔GC的位置以及连接多晶硅布线PL2和铝布线AL11的栅极接触孔的位置等有所不同外，其他结构均与图5、图6和图3中所示的实施例2相同。
实施例7由于具有上述存储单元结构，收到与实施例2相同的效果。此外，由于安排字线WL时不需要通路孔1T和2T以及字线WL2和WL3，可以减少必要的层数，因而收到降低成本的效果。
(实施例8)图22至图25是本发明实施例8的SRAM存储单元结构的示意图。图22是从平面上看所有各层的布局结构的说明图。图23是主要从平面上看图22中第一铝布线层下面的布局结构的说明图。图24是主要从平面上看图22中第二铝布线层上面的布局结构的说明图。再有，图22中往往省略了图23和24中所标示的一部分符号。
另外，图25是具有图22至图24所示布局结构的SRAM存储单元的等效电路图。如该图所示，实施例8的SRAM存储单元由NMOS晶体管N1和N2、N5至N8以及PMOS晶体管P1和P2构成。
NMOS晶体管N5插在位线BLA和存储端子Nb之间，NMOS晶体管N6插在位线BLA和存储端子Na之间，NMOS晶体管N5和N6的栅极同接到字线WLB。
NMOS晶体管N7插在位线BLB和存储端子Na之间，NMOS晶体管N8插在位线BLB和存储端子Nb之间，NMOS晶体管N7和N8的栅极同接到字线WLB。
作为驱动晶体管的PMOS晶体管P1和P2在N阱区NW内形成，作为驱动晶体管的NMOS晶体管N1和作为存取晶体管的NMOS晶体管N7和N8在P阱区PW0内形成，作为驱动晶体管的NMOS晶体管N2和作为存取晶体管的NMOS晶体管N5和N6在P阱区PW1内形成。P阱区PW0和P阱区PW1夹着N阱区NW，分别形成在其两侧。至于其他结构，与图15中所示的实施例5的等效电路相同。
下面，参照图22至图24来叙述实施例8存储单元的结构。
在N阱区NW内，由P+扩散区FL110、FL111和多晶硅布线PL17构成PMOS晶体管P1，由P+扩散区FL120、FL121和多晶硅布线PL18构成PMOS晶体管P2。
在P阱区PW0内，由N+扩散区FL212、FL213和多晶硅布线PL17构成NMOS晶体管N1，由N+扩散区FL244、FL245和多晶硅布线PL20构成NMOS晶体管N7，由N+扩散区FL246、FL247和多晶硅布线PL20构成NMOS晶体管N8。再有，多晶硅布线PL17从 N阱区NW横跨到P阱区PW0形成，从而作为NMOS晶体管N1和PMOS晶体管P1的共同栅极，多晶硅布线PL20也为NMOS晶体管N7和N8所共有。
在P阱区PW1内，由N+扩散区FL222、FL223和多晶硅布线PL18构成NMOS晶体管N2，由N+扩散区FL234、FL235和多晶硅布线PL19构成NMOS晶体管N5，由N+扩散区FL236、FL237和多晶硅布线PL19构成NMOS晶体管N6。再有，多晶硅布线PL18从N阱区NW横跨到P阱区PW1形成，从而作为NMOS晶体管N2和PMOS晶体管P2的共同栅极，多晶硅布线PL19也为NMOS晶体管N5和N6所共有。再有，上述扩散区通过注入杂质并使杂质扩散得到。
扩散区FL212上面的接地布线LG1通过两个扩散接触孔1C与扩散区FL212进行电连接，扩散区FL245上面的位线BLB1通过扩散接触孔1C与扩散区FL245进行电连接，扩散区FL247上面的位线BLB1通过扩散接触孔1C与扩散区FL247进行电连接。
从扩散区FL244延伸到扩散区FL213、FL111和FL234而形成的第一层铝布线即铝布线AL15，通过扩散接触孔1C分别与各扩散区FL244、FL213、FL111和FL234进行电连接。另外，铝布线AL15还在多晶硅布线PL18的一部分上形成，并通过栅极接触孔GC与多晶硅布线PL18进行电连接。该铝布线AL15可在电学上实现低阻抗连接，相当于存储端子Na。
多晶硅布线PL20通过栅极接触孔GC与字线WLB1进行电连接。
扩散区FL110上面的电源布线LV1通过扩散接触孔1C与扩散区FL110进行电连接，扩散区FL121上面的电源布线LV1通过扩散接触孔1C与扩散区FL121进行电连接。
接地布线LG1通过两个扩散接触孔1C与扩散区FL223进行电连接，扩散区FL234上面的位线BLA1通过扩散接触孔1C与扩散区FL234进行电连接，扩散区FL236上面的位线BLA1通过扩散接触孔1C与扩散区FL236进行电连接。
从扩散区FL235延伸到扩散区FL222、FL120和FL246而形成的第一层铝布线即铝布线AC16，通过扩散接触孔1C分别与各个扩散区FL235、FL222、FL120和FL246进行电连接。另外，铝布线AL16还在多晶硅布线PL17的一部分上形成，并通过栅极接触孔GC与多晶硅布线PL17进行电连接。该铝布线AL16可在电学上实现低阻抗连接，相当于存储端子Nb。
多晶硅布线PL19上面的字线WLA1通过栅极接触孔GC与多晶硅布线PL19进行电连接。
接地布线LG1通过通路孔1T与接地布线LG2进行电连接，接地布线LG2通过通路孔2T与接地布线LG3进行电连接。
字线WLA1通过通路孔1T与字线WLA2进行电连接，字线WLA2通过通路孔2T与字线WLA3进行电连接。这三条字线WLA1、WLA2和WLA3构成了图25中的字线WLA。
同样，字线WLB1通过通路孔1T与字线WLB2进行电连接，字线WLB2通过通路孔2T与字线WLB2进行电连接。这三条字线WLB1、WLB2和WLB3构成了图25中的字线WLB。
字线WLA3、WLB3和接地布线LG3横穿P阱区PW0、PW1和N阱区NW，彼此平行地形成，接地布线LG3夹着字线WLA3和WLB3形成了两条。
位线BLA2通过通路孔1T与位线BLA1进行电连接，位线BLB2通过通路孔1T与位线BLB1进行电连接。
同样，位线BLA2通过通路孔1T与位线BLA1进行电连接，位线BLB2通过通路孔1T与位线BLB1进行电连接。
电源布线LV2通过通路孔1T与电源布线LV1进行电连接。这些位线BLA1和BLA2、BLA1和BLA2、BLB1和BLB2，以及BLB1和BLB2，分别构成图25中的位线BLA、BLA、BLB和BLB。
位线对BLA2和BLA2、位线对BLB2和BLB2，以及电源布线LV2在图中的纵向彼此平行地分别在P阱区PW0、PW1和N阱区NW上形成。
就这样，在实施例8的SRAM存储单元结构中，NMOS晶体管N1、N7和N8在一个P阱区PW0内形成，而NMOS晶体管N2、N5和N6则隔着N阱区NW在另一个P阱区PW1内形成。因此，分别与各个存储端子Na和Nb作电连接的N+扩散区FL213和N+扩散区FL222，可以被分开来分别在不同的P阱区PW0和PW1内形成。
其结果是，可以收到实施例1的第一种效果，即提高抗软差错的能力。
而且，P阱区PW0和PW1是垂直于位线对BLA和BLA以及位线对BLB和BLB的形成方向分开形成的，因此，两个P阱区PW0和PW1的形成就不会对位线对BLA和BLA以及位线对BLB和BLB的布线长度产生任何影响。这样一来，不用因形成P阱区PW0和PW1而增加位线的布线长度，也能保持良好的存取时间，即收到实施例1的第二种效果。
另外，NMOS晶体管N1和N2、NMOS晶体管N5和N7以及NMOS晶体管N6和N8分别相对于存储单元的中心部分(N阱区NW的中心部分)作点对称排列，因此，在把实施例8的多个存储单元紧靠在一起形成时，集成度得以提高(相当于实施例1的第三种效果)。
另外，把多晶硅布线PL17至PL20在同一方向(图上的横向)形成，从而收到容易控制栅极尺寸的效果，进而，因为多晶硅布线PL17和PL19以及多晶硅布线PL18和PL20分别在一条直线上形成，没有无用的区域，所以可以减小电路面积而提高集成度(相当于实施例1的第四种效果)。
再有，在形成NMOS晶体管N1、N2和N5至N8时，各自的漏极区都是独立形成的，这就在高电平下抗软差错的能力得以保持。
再有，由于CMOS结构的倒相器I1和I2分别由NMOS晶体管和PMOS晶体管各一个的组构成，从而可以采用必要的最低限度的CMOS电路结构来实现存储单元。
此外，如图25所示，实施例8的存储单元由于使用了两条字线WLA和WLB以及两个位线对(位线对BLA和BLA以及位线对BLB和BLB)，因而可以实现二端口存储单元。
(实施例9)图26至28是本发明实施例9的SRAM存储单元结构的示意图。图26示出了从平面上看所有各层的布局结构的说明图。图27是主要从平面上看图26中第一铝布线层下面的布局结构的说明图。图28是主要从平面上看图26中第二铝布线层上面的布局结构的说明图。再有，图26中往往省略了图27和图28中所标示的一部分符号。
另外，具有实施例9布局结构的SRAM存储单元的等效电路，与图25中所示的实施例8相同。
下面，参照图26至图28来叙述实施例9存储单元的结构，重心放在它与实施例8的不同之处。
在P阱区PW0内，由N+扩散区FL214、FL215和多晶硅布线PL31构成NMOS晶体管N1。此时，在构成NMOS晶体管N1的N+扩散区(FL214和FL215)的上面，使多晶硅布线PL31形成两个成90°的大弯。因此，可以把NMOS晶体管N1的栅极设定为比其他NMOS晶体管N5至N8要宽。
由N+扩散区FL270、FL271和多晶硅布线PL37构成NMOS晶体管N7，由N+扩散区FL280、FL281和多晶硅布线PL38构成NMOS晶体管N8。
再有，多晶硅布线PL31从N阱区NW横跨到P阱区PW0形成，成为NMOS晶体管N1和PMOS晶体管P1的共同栅极。
在P阱区PW1内，由N+扩散区FL224、FL225和多晶硅布线PL32构成NMOS晶体管N2。此时，在构成NMOS晶体管N2的N+扩散区(FL224和FL225)的上面，使多晶硅布线PL32形成两个成90°的大弯，因此，可以把NMOS晶体管N2的栅极设定为比其他NMOS晶体管N5至N8要宽。
由N+扩散区FL250、FL251和多晶硅布线PL35构成NMOS晶体管N5，由N+扩散区FL260、FL261和多晶硅布线PL36构成NMOS晶体管N6。
再有，多晶硅布线PL32从N阱区NW横跨到P阱区PW1形成，成为NMOS晶体管N2和PMOS晶体管P2的共同栅极。再有，上述扩散区通过注入杂质并使杂质扩散得到。
扩散区FL214上面的两条接地布线LG1通过各自的扩散接触孔1C与扩散区FL214进行电连接，扩散区FL271上面的位线BLB1通过扩散接触孔1C与扩散区FL271进行电连接，扩散区FL280上面的位线BLB1通过扩散接触孔1C与扩散区FL280进行电连接。
从扩散区FL281延伸到扩散区FL215、FL111和FL251而形成的第一层铝布线即铝布线AL17，通过扩散接触孔1C分别与各个扩散区FL281、FL215、FL111和FL251进行电连接。进而，铝布线AL17还在多晶硅布线PL32的一部分上形成，通过栅极接触孔GC与多晶硅布线PL32进行电连接。该铝布线AL17可在电学上实现低阻抗连接，相当于存储端子Na。
多晶硅布线PL37和PL38通过各自的栅极接触孔GC都与字线WLB1进行电连接。
扩散区FL110上面的电源布线LV1通过扩散接触孔1C与扩散区FL110进行电连接，扩散区FL121上面的电源布线LV1通过扩散接触孔1C与扩散区121进行电连接。
两条接地布线LG1通过各自的扩散接触孔1C与扩散区FL224进行电连接，扩散区FL250上面的位线BLA1通过扩散接触孔1C与扩散区PL250进行电连接，扩散区FL261上面的位线BLA1通过扩散接触孔与扩散区FL261进行电连接。
从扩散区FL260、延伸到FL224、FL120和FL270而形成的第一层铝布线即铝布线AL18，通过扩散接触孔1C分别与各个扩散区FL260、FL224、FL120和FL270进行电连接。进而，铝布线AL18还在多晶硅布线PL31的一部分上形成，通过栅极接触孔GC与多晶硅布线PL31进行电连接。该铝布线AL18可在电学上实现低阻抗连接，相当于存储端子Nb。
多晶硅布线PL35和PL36上面的字线WLA1，通过栅极接触孔GC分别与多晶硅布线PL35和PL36进行电连接。
接地布线LG1通过通路孔1T与接地布线LG2进行电连接，接地布线LG2通过通路孔2T与接地布线LG3进行电连接。
字线WLA1通过通路孔1T与字线WLA2进行电连接，字线WLA2通过通路孔2T与字线WLA3进行电连接。同样，字线WLB1通过通路孔1T与字线WLB2进行电连接，字线WLB2通过通路孔2T与字线WLB3进行电连接。
位线BLA2通过通路孔1T与位线BLA1进行电连接，位线BLB2通过通路孔1T与位线BLB1进行电连接。
同样，BLA2通过通路孔1T与位线BLA1进行电连接，位线BLB2通过通路孔1T与位线BLB1进行电连接。另外，电源布线LV2通过通路孔1T与电源布线LV1进行电连接。
就这样，在实施例9的SRAM存储单元结构中，NMOS晶体管N1、N7和N8在一个P阱区PW0内形成，而NMOS晶体管N2、N5和N6则隔着N阱区NW在另一个P阱区PW1内形成，因此，可以收到实施例1的第一种效果，即提高抗软差错的能力。
另外，P阱区PW0和PW1被分开来在与位线对BLA和BLA以及位线对BLB和BLB形成方向垂直的方向上形成，可以保持良好的存取时间即收到实施例1的第二种效果。
另外，同实施例8一样，在实施例9中，NMOS晶体管N1和N2，NMOS晶体管N5和N7，以及NMOS晶体管N6和N8，分别都相对于存储单元的中心部分作点对称排列，这将有利于在把实施例9的多个存储单元紧靠在一起形成时提高集成度(相当于实施例1的第三种效果)。
此外，NMOS晶体管N1、N2、N5至N8各自的漏极区都是独立形成的，这就在高电平下抗软差错的能力得以保持(相当于实施例1的第五种效果)。
此外，CMOS结构的倒相器I1和I2分别由NMOS晶体管和PMOS晶体管各一个的组构成，从而可以采用必要的最低限度的CMOS电路结构来实现存储单元(相当于实施例1的第六种效果)。
此外，同实施例8一样，实施例9的存储单元也能够成为二端口存储单元。
此外，由于加宽了作为驱动晶体管的NMOS晶体管N1和N2的栅极宽度(沟道宽度)W，与实施例2一样，这将有利于工作的高速化和提高存储单元的稳定性。
(实施例10)图29至图30是本发明实施例10的SRAM存储单元结构的示意图。图29是从平面上看所有各层的布局结构的说明图。图30是主要从平面上看图29中第一铝布线层下面的布局结构的说明图。图31是主要从平面上看图29中第二铝布线层上面的布局结构的说明图。图29中往往省略了图30和图31中所标示的一部分符号。
另外，具有实施例10布局结构的SRAM存储单元的等效电路，与图25中所示的实施例8相同。
下面，参照图29至图31来叙述实施例10的存储单元的结构。
在N阱区NW内，由P+扩散区FL110、FL111和多晶硅布线PL41构成PMOS晶体管P1，由P+扩散区FL120、FL121和多晶硅布线PL42构成PMOS晶体管P2。
在P阱区PW0内，由N+扩散区FL210、FL211和多晶硅布线PL41构成NMOS晶体管N1，由N+扩散区FL270、FL271和多晶硅布线PL47构成NMOS晶体管N7，由N+扩散区FL280、FL281和多晶硅布线PL47构成NMOS晶体管N8。再有，多晶硅布线PL41从N阱区NW横跨到P阱区PW0形成，从而成为NMOS晶体管N1和PM0S晶体管P1的共同栅极，多晶硅布线P47则为NMOS晶体管N7和N8所共有。
在P阱区PW1内，由N+扩散区FL220、FL221和多晶硅布线PL42构成NMOS晶体管N2，由N+扩散区FL250、FL251和多晶硅布线PL45构成NMOS晶体管N5，由N+扩散区FL260、FL261和多晶硅布线PL45构成NMOS晶体管N6。再有，多晶硅布线PL42从N阱区NW横跨到P阱区PW1形成，从而成为NMOS晶体管N2和PMOS晶体管P2的共同栅极，多晶硅布线PL45则为NMOS晶体管N5和N6所共有。再有，上述扩散区可以通过注入杂质并使杂质扩散得到。
扩散区FL210上面的接地布线LG1通过扩散接触孔1C与扩散区FL210进行电连接，扩散区FL271上面的位线BLB1通过扩散接触孔1C与扩散区FL271进行电连接，扩散区FL281上面的位线BLB1通过扩散接触孔1C与扩散区FL281进行电连接。
从扩散区FL270(FL211)延伸到扩散区FL111而形成的第一层铝布线即铝布线AL17，通过扩散接触孔1C与扩散区FL270(FL211)进行电连接。
此外，铝布线AL17还与多晶硅布线PL42进行电连接。多晶硅布线PL42通过共用接触区SC分别与扩散区FL111和扩散区FL261进行电连接。这里所谓的“共用接触区”，是指用一个共同的接触区使扩散区和多晶硅之间实现电连接。
铝布线AL17可在电学上实现低阻抗连接。铝布线AL17、两个共用接触区SC和多晶硅布线PL42相当于存储端子Na。
多晶硅布线PL47通过栅极接触孔GC与字线WLB1进行电连接。
扩散区FL110上面的电源布线LV1通过扩散接触孔1C与扩散区FL110进行电连接，扩散区FL121上面的电源布线LV1通过扩散接触孔1C与扩散区FL121进行电连接。
接地布线LG1通过扩散接触孔1C与扩散区FL221进行电连接，扩散区FL250上面的位线BLA1通过扩散接触孔1C与扩散区FL250进行电连接，扩散区FL260上面的位线BLA1通过扩散接触孔1C与扩散区FL260进行电连接。
从扩散区FL251(FL220)延伸到扩散区FL120而形成的第一层铝布线即铝布线AL18，通过扩散接触孔1C与扩散区FL251(FL220)进行电连接。
此外，铝布线AL18还与多晶硅布线PL41进行电连接。多晶硅布线PL41通过共用接触区SC分别与扩散区FL120和扩散区FL280进行电连接。
铝布线AL18可在电学上实现低阻抗连接，铝布线AL18、两个共用接触区SC和多晶硅布线PL41相当于存储端子N6。
多晶硅布线PL45上面的字线WLA1通过栅极接触孔GC与多晶硅布线PL45进行电连接。
字线WLA1通过通路孔1T与字线WLA2进行电连接，字线WLA2通过通路孔2T与字线WLA3进行电连接。同样，字线WLB1通过通路孔1T与字线WLB2进行电连接，字线WLB2通过通路孔2T与字线WLB3进行电连接。
字线WLA3和WLB3彼此平行地横穿P阱区PW0、PW1和N阱区NW而形成。
位线BLA2通过通路孔1T与位线BLA1进行电连接，位线BLB2通过通路孔1T与位线BLB1进行电连接。
同样，位线BLA2通过通路孔1T与位线BLA1进行电连接，位线BLB2通过通路孔1T与位线BLB1进行电连接。
电源布线LV2通过通路孔1T与电源布线LV1进行电连接。接地布线LG1通过通路孔1T与接地布线LG2进行电连接。
位线对BLA2和BLA2、位线对BLB2和BLB2、接地布线LG2以及电源布线LV2彼此平行地在图中纵向排列。
位线对BLA2和BLA2以及接地布线LG2在P阱区PW1的上面形成，位线对BLB2和BLB2以及接地布线LG2在P阱区PW0的上面形成，电源布线LV2在N阱区的上面形成。
这样，在实施例10的SRAM存储单元结构中，NMOS晶体管N1、N7和N8在一个P阱区PW0内形成，而NMOS晶体管N2、N5和N6，隔着N阱区NW，在另一个P阱区PW1内形成，因而可以收到实施例1的第一种效果，即提高抗软差错的能力。
另外，P阱区PW0和PW1被分开来在与位线对BLA和BLA以及位线对BLB和BLB形成方向垂直的方向上形成，可以保持良好的存取时间，即收到实施例1的第二种效果。
另外，同实施例8一样，在实施例10中，NMOS晶体管N1和N2，NMOS晶体管N5和N7，以及NMOS晶体管N6和N8，分别都相对于存储单元的中心部分作点对称排列，因此，这将有利于在把实施例10的多个存储单元紧靠在一起形成时提高集成度(相当于实施例1的第三种效果)。
此外，实施例10的存储单元，同实施例8一样，也可以成为二端口存储单元。
另外，多晶硅布线PL41、PL42、PL47和PL48大致在同一方向(图上的横向)形成，因此收到容易控制栅极尺寸的效果。进而，多晶硅布线PL41和PL45，多晶硅布线PL42和PL47，分别在一条直线上形成，因此没有无用面积，可以减少电路面积而提高集成度(相当于实施例1的第四种效果)。
此外，CMOS结构的倒相器I1和I2分别由NMOS晶体管和PMOS晶体管各一个的组构成，从而可以采用必要的最低限度的电路结构来实现存储单元(实施例1的第六种效果)。
此外，存储端子Na由铝布线AL17、共用接触区SC和多晶硅布线PL42构成，存储端子Nb由铝布线AL18、共用接触区SC和多晶硅布线PL41构成，因此可以在形成阱时，使得在图中纵向的阱宽度为两个MOS晶体管的间距，这样有利于提高集成度。
(实施例11)图32至图34是本发明实施例11的SRAM存储单元结构的示意图。图32是从平面上看所有各层的布局结构的说明图。图33是主要从平面上看图32中第一铝布线层下面的布局结构的说明图。图34是主要从平面上看图32中第二铝布线层上面的布局结构的说明图。在图32中往往省略了图33和34中所标示的一部分符号。
另外，具有实施例11布局结构的SRAM存储单元的等效电路与图4中所示的实施例1一样。
下面，参照图32至图34来叙述实施例11存储单元的结构。
在N阱区NW内，由P+扩散区FL110、FL111和多晶硅布线PL51构成PMOS晶体管P1，由P+扩散区PL120、PL121和多晶硅布线PL52构成PMOS晶体管P2。
在P阱区PW0内，由N+扩散区PL210(FL210A和FL210B)、FL211和多晶硅布线PL51构成NMOS晶体管N1，由N+扩散区FL240、FL241和多晶硅布线PL54构成NMOS晶体管N4。再有，多晶硅布线PL51从N阱区NW横跨到P阱区PW0形成，从而成为NMOS晶体管N1和PMOS晶体管P1的共同栅极。
在P阱区PW1内，由N+扩散区PL220(FL220A和FL220B)、FL221和多晶硅布线PL52构成NMOS晶体管N2，由N+扩散区FL230、FL231和多晶硅布线PL53构成NMOS晶体管N3。再有，多晶硅布线PL52从N阱区NW横跨到P阱区PW1形成，从而成为NMOS晶体管N2和PMOS晶体管P2的共同栅极。再有，上述扩散区通过注入杂质并使杂质扩散得到。
扩散区FL210A和FL210B上面的接地布线LG1通过扩散接触孔1C分别与扩散区FL210A和FL210B进行电连接，扩散区FL241上面的位线BLB1通过扩散接触孔1C与扩散区FL241进行电连接。
从扩散区FL211延伸到扩散区FL111而形成的第一层铝布线即铝布线AL17，通过扩散接触孔1C与扩散区FL211进行电连接。
此外，铝布线AL17还与多晶硅布线PL52进行电连接。多晶硅布线PL52通过共用接触区SC分别与扩散区FL111和扩散区FL231进行电连接。
铝布线AL17可在电学上实现低阻抗连接。铝布线AL17、两个共用接触区SC和多晶硅布线PL52相当于存储端子Na。
多晶硅布线PL54通过栅极接触孔GC与字线LW1进行电连接。
扩散区FL110上面的电源布线LV1通过扩散接触孔1C与扩散区FL110进行电连接，扩散区FL121上面的电源布线LV1通过扩散接触孔1C与扩散区FL121进行电连接。
接地布线LG1通过扩散接触孔1C与扩散区FL221进行电连接，扩散区FL230上面的位线BLA1通过扩散接触孔1C与扩散区FL230进行电连接。
从扩散区FL220延伸到扩散区FL120而形成的第一层铝布线即铝布线AL18，通过扩散接触孔1C与扩散区FL220进行电连接。
此外，铝布线AL18还与多晶硅布线PL51进行电连接，多晶硅布线PL51通过共用接触区SC分别与扩散区FL120和扩散区FL240进行电连接。
铝布线AC18可在电学上实现低阻抗连接。铝布线AL18、两个共用接触区SC和多晶硅布线PL51相当于存储端子Nb。
多晶硅布线PL53上面的字线WL1通过栅极接触孔GC与多晶硅布线PL53进行电连接。
字线WL1通过通路孔1T与字线WL2进行电连接，字线WL2通过通路孔2T与字线WL3进行电连接。字线WL3横穿P阱区PW0、PW1和N阱区NW而形成。
位线BLA2通过通路孔1T与位线BLA1进行电连接，位线BLB2通过通路孔1T与位线BLB1进行电连接。
电源布线LV2通过通路孔1T与电源布线LV1进行电连接。接地布线LG1通过通路孔1T与接地布线LG2进行电连接。
位线BLA2、BLB2、接地布线LG2和电源布线LV2彼此平行地在图中作纵向排列。
位线BLA2和接地布线LG2在P阱区PW1的上面形成，位线BLB2和接地布线LG2在P阱区PW0的上面形成。电源布线LV2在N阱区NW的上面形成。
这样，在实施例11的SRAM存储单元结构中，NMOS晶体管N1和N4在一个P阱区PW0内形成，而NMOS晶体管N2和N3则隔着N阱区NW在另一个P阱区PW1内形成，因而可以收到实施例1的第一种效果，即提高抗软差错的能力。
另外，P阱区PW0和PW1是分开来在与位线BLA和BLB形成方向垂直的方向上形成的，因此可以保持良好的存取时间，即收到实施例1的第二种效果。
另外，同实施例1一样，在实施例11中，NMOS晶体管N1和N2以及NMOS晶体管N3和N4，分别都相对于存储单元的中心部分作点对称排列，因此，这将有利于在把实施例11的多个存储单元紧靠在一起形成时提高集成度(相当于实施例1的第三种效果)。
另外，多晶硅布线PL51至PL54大致在同一方向(图中横向)形成，因而收到容易控制栅极尺寸的效果，进而，因为多晶硅布线PL51和PL53，多晶硅布线PL52和PL54分别在一条直线上形成，所以没有无用面积，可以减小电路面积而提高集成度(相当于实施例1的第四种效果)。
此外，NMOS晶体管N1至N4的漏极区是独立形成的，因而，在高电平下抗软差错的能力得以保持(相当于实施例1的第五种效果)。
此外，CMOS结构的倒相器I1和I2分别由NMOS晶体管和PMOS晶体管各一个的组构成，从而可以采用必要的最低限度的CMOS电路结构来实现存储单元(相当于实施例1的第六种效果)。
此外，存储端子Na由铝布线AL17、共用接触区SC和多晶硅布线PL52构成，存储端子Nb由铝布线AL18、共用接触区SC和多晶硅布线PL51构成，因此，可以在形成阱时，使得在图中纵向的阱宽度为两个MOS晶体管的间距，这样有利于提高集成度。
(实施例12)图35和36是本发明实施例12的SRAM存储单元结构的示意图。图35是在平面上看所有各层的布局结构的说明图。图36是主要从平面上看图35中第二铝布线层上面的布局结构的说明图。再有，图35中主要从平面上看第一铝布线层下面的布局结构的说明图与用来说明实施例11的图33相同(仅字线WL2分离为字线WLA2和WLB2这一点有所不同)。图35中往往省略了图36和图33中所标示的一部分符号。另外，具有实施例12布局结构的SRAM存储单元的等效电路与实施例5中所示的图15相同。
下面，参照图35、图36和图33来叙述实施例12存储单元的结构。
多晶硅布线PL53通过栅极接触孔GC与字线WLA1(相当于图33右侧的字线WL1)进行电连接，字线WLA1通过通路孔1T与字线WLA2进行电连接，字线WLA2通过通路孔2T与字线WLA3进行电连接。这三条字线WLA1、WLA2和WLA3就构成图15中的字线WLA。
同样，多晶硅布线PL54通过栅极接触孔GC与字线WLB1(相当于图33左侧的字线WL1)进行电连接，字线WLB1通过通路孔1T与字线WLB2进行电连接，字线WLB2通过通路孔2T与字线WLB3进行电连接。这三条字线WLB1、WLB2和WLB3就构成图15中的字线WLB。
字线WLA3和WLB3彼此平行地横穿P阱区PW0、PW1和N阱区NW而形成。其他布局结构则与实施例11相同，就不再说明了。
实施例12由于具有上述存储单元结构，除了收到实施例11的效果外，与实施例5一样，也可以用作FIF0存储器的存储单元。
(其他)再有，在上述实施例1～实施例12中，即使在结构中把导电类型全都反过来，也能收到同样的效果。而且，也不限于使用MOS晶体管，对于MIS晶体管等场效应晶体管，也能收到同样效果。如前面的说明可知，在本发明第一方面所述的半导体存储器中，由于属于第一类的第一和第二场效应晶体管是分别在相互独立的属于第二类的第一和第二阱区上形成的，即使有α射线等所产生的载流子被属于第一类的第一和第二场效应晶体管中的一个第一类场效应晶体管的某个电极区收集，也会从不受其影响的另一个第一类场效应晶体管的某个电极区释放出来而相互抵消，从而收到提高抗软差错的效果。
此外，第一和第二倒相器分别由第一类和第二类场效应晶体管各一个的组构成，因而这种互补型结构可用必要的最小限度的电路结构来实现。
在第二方面所述的半导体存储器中，属于第一类的第三和第四场效应晶体管分别在属于第二类的第二和第一阱区形成，这除了能提高抗软差错的能力外，还使通过字线的存储单元选择工作，对通过第一和第二位线的存储单元的写入、读出工作成为可能。
在第三方面所述的半导体存储器中，连接到第一或者第二存储端子的一个电极在属于第一类的第一至第四的场效应晶体管之间是相互独立形成的，这有利于提高抗软差错的能力。
通过像第四方面所述的半导体存储器那样来配置属于第一类的第一至第四场效应晶体管和属于第二类的第一和第二场效应晶体管，便能提高集成度。
在第五方面所述的半导体存储器中，第一和第二MOS晶体管相对于存储单元中心点相互作点对称配置，因此，容易对相邻存储单元进行配置，可提高集成度。
在第六方面所述的半导体存储器中，第三和第四MOS晶体管相对于存储单元中心点相互作点对称配置，因此，容易对相邻存储单元进行配置，可提高集成度。
在第七方面所述的半导体存储器中，属于第一类的第一和第二场效应晶体管的控制电极宽度被设定为比属于第一类的第三和第四场效应晶体管的控制电极要宽，这有利于提高存储单元的稳定性。
在第八方面所述的半导体存储器中，由于第一和第二电阻元件造成信号传播延迟，使得保持在存储单元第一和第二存储端子上的数据发生反转所需的响应时间加长，从而难以引起软差错。
在第九方面所述的半导体存储器中，用高阻金属布线来实现第一和第二电阻元件。
在第十方面所述的半导体存储器中，用高阻多晶硅布线来实现第一和第二电阻元件。
在第十一方面所述的半导体存储器中，将一条多晶硅布线同时用作第三和第四MOS晶体管的控制电极和字线，这样做可以减少应形成的层数，有利于降低装置的成本。
在第十二方面所述的半导体存储器中，由于具有通过第一和第二字线来选择存储单元的两种方法，从而可以将存储单元用于FIF0存储器。
在第十三方面所述的半导体存储器中，采用第一至第四分位线以及第一和第二字线来实现二端口存储单元。
在第十四方面所述的半导体存储器中，在布局上，使属于第一类的第一和第二场效应晶体管的控制电极的形成区域构成第二和第一存储端子的一部分，这可以使存储单元的形成区域变窄，从而有利于提高集成度。
在第十五方面所述的半导体存储器中，在属于第二类的第一和第二阱区之间配置了第一类阱区，因此，在属于第二类的第一和第二阱区之中即使有一个第二类阱区内产生了载流子，也能够被阻止而不会影响到另一个第二类阱区。
权利要求
1.一种半导体存储器，其中的存储单元包括了两个互相交叉连接的第一和第二倒相器，其特征在于第一导电类型被定义为第一类，第二导电类型被定义为第二类，上述第一倒相器由属于第一类的第一场效应晶体管和属于第二类的第一场效应晶体管构成，上述第二倒相器由属于第一类的第二场效应晶体管和属于第二类的第二场效应晶体管构成，上述属于第一类的第一和第二场效应晶体管分别在相互独立的属于第二类的第一和第二阱区形成。
2.如权利要求1所述的半导体存储器，其特征在于上述第一倒相器的输出部分包括把上述属于第一类的第一场效应晶体管的一个电极与上述属于第二类的第一场效应晶体管的一个电极连接起来的连接部分，输入部分则包括把上述属于第一类的第一场效应晶体管的控制电极与上述属于第二类的第一场效应晶体管连接起来的连接部分；上述第二倒相器的输出部分包括把上述属于第一类的第二场效应晶体管的一个电极与上述属于第二类的第二场效应晶体管的一个电极连接起来的连接部分，输入部分则包括把上述属于第一类的第二场效应晶体管的控制电极与上述属于第二类的第二场效应晶体管的控制电极连接起来的连接部分；上述存储单元进一步包括属于第一类的第三场效应晶体管，它的一个电极接到与上述第一倒相器的输出部分和上述第二倒相器的输入部分进行电连接的第一存储端子，另一个电极接到第一位线，字线接到控制电极；属于第一类的第四场效应晶体管，它的一个电极接到与上述第二倒相器的输出部分和上述第一倒相器的输入部分进行电连接的第二存储端子，另一个电极接到第二位线，字线接到控制电极；上述属于第一类的第三和第四场效应晶体管分别在属于第二类的第二和第一阱区形成。
3.如权利要求2所述的半导体存储器，其特征在于上述属于第一类的第一至第四场效应晶体管内的一个电极是相互独立形成的。
4.如权利要求2所述的半导体存储器，其特征在于上述属于第一类的第一、第三场效应晶体管和上述属于第二类的第一场效应晶体管沿着上述字线的形成方向大致排列在一条直线上进行布局，上述属于第一类的第二、第四场效应晶体管和上述属于第二类的第二场效应晶体管沿着上述字线的形成方向大致排列在一条直线上进行布局。
5.如权利要求1所述的半导体存储器，其特征在于在布局上，使得上述属于第一类的第一和第二场效应晶体管相对于上述存储单元的中心点相互呈点对称排列。
6.如权利要求2所述的半导体存储器，其特征在于在布局上，使得上述属于第一类的第三和第四场效应晶体管相对于上述存储单元的中心点相互呈点对称排列.
7.如权利要求2所述的半导体存储器，其特征在于上述属于第一类的第一和第二场效应晶体管的控制电极的宽度，被设定为比上述属于第一类的第三和第四场效应晶体管的控制电极宽度要宽。
8.如权利要求1至7的任一项中所述的半导体存储器，其特征在于上述存储单元中进一步包括有插在上述第一倒相器的输入部分和上述第二存储端子之间的第一电阻元件，插在上述第二倒相器的输入部分和上述第一存储端子之间的第二电阻元件。
9.如权利要求8所述的半导体存储器，其特征在于，包括上述第一和第二电阻元件为采用电阻率比CoSi高的金属材料制成的高阻金属布线。
10.如权利要求8所述的半导体存储器，其特征在于，包括上述第一和第二电阻元件为采用电阻率比CoSi高的多晶硅制成的高阻多晶硅布线。
11.如权利要求2所述的半导体存储器，其特征在于上述属于第一类的第三和第四场效应晶体管的控制电极与上述字线共用一条多晶硅布线。
12.如权利要求2所述的半导体存储器，其特征在于上述字线包括相互独立的第一和第二字线，上述属于第一类的第三场效应晶体管的控制电极被接到上述第一字线，上述属于第一类的第四场效应晶体管的控制电极被接到上述第二字线。
13.如权利要求12所述的半导体存储器，其特征在于上述第一位线包括相互构成位线对的第一和第二分位线；上述第二位线包括相互构成位线对的第三和第四分位线；上述属于第一类的第三场效应晶体管包括属于第一类的第五和第六场效应晶体管，上述属于第一类的第五场效应晶体管插在上述第一分位线和上述第二存储端子之间，上述属于第一类的第六场效应晶体管插在上述第二分位线和上述第一存储端子之间；上述属于第一类的第四场效应晶体管包括属于第一类的第七和第八场效应晶体管，上述属于第一类的第七场效应晶体管插在上述第三分位线和上述第一存储端子之间，上述属于第一类的第八场效应晶体管插在上述第四分位线和上述第二存储端子之间。
14.如权利要求2、11或13所述的半导体存储器，其特征在于在布局上，使得上述属于第一类的第一和第二场效应晶体管的控制电极形成区域构成上述第二和第一存储端子的一部分。
15.如权利要求1所述的半导体存储器，其特征在于上述属于第二类的第一和第二场效应晶体管在第一类阱区上形成，上述第一类阱区被配置在上述属于第二类的第一和第二阱区之间。
全文摘要
本发明的课题是得到一种由电路结构不至复杂化却能减少软差错的存储单元所组成的半导体存储器。由NMOS晶体管N1和PMOS晶体管P1构成倒相器I1,由NMOS晶体管N2和PMOS晶体管P2构成倒相器I2,倒相器I1和I2彼此交叉连接。把NMOS晶体管N1在P阱区PWO内形成,把NMOS晶体管N2在P阱区PW1内形成。P阱区PWO和P阱区PW1夹着N阱区NW,各自在后者的两侧形成。
文档编号H01L21/8244GK1357922SQ0114275
公开日2002年7月10日 申请日期2001年12月6日 优先权日2000年12月6日
发明者新居浩二 申请人:三菱电机株式会社