专利名称：半导体存储器件、存储芯片、存储模块、存储系统及其制造方法
技术领域：
本发明的示例性实施例涉及一种制造半导体存储器件的技术，更具体而言，涉及一种包括存储芯片、存储模块以及存储系统且利用诸如阻变随机存取存储(ReRAM)器件的电阻的改变的半导体存储器件，以及一种用于制造半导体存储器件的方法。
背景技术：
已经研究了能代替DRAM和快闪存储器的下一代存储器件。作为下一代存储器件中的一种，半导体存储器件利用可变电阻材料，所述可变电阻材料通过响应于施加的偏压而迅速地改变其本身的电阻，能在至少两种不同的电阻状态之间转换。图1A至IC是说明现有的半导体存储器件的示图，其中图1A是平面图，图1B是沿着图1A所示的线1-1’截取的截面图，以及图1C是沿着图1A所示的线11-11’截取的截面图。参见图1A至图1C，现有的利用电阻变化的半导体存储器件具有如下结构:在彼此交叉的第一导线12和第二导线15的交叉点处形成由可变电阻材料形成的存储层13。通过一系列工艺来形成具有上述结构的半导体存储器件，包括以下工艺:在具有特定结构的衬底11上沉积并刻蚀导电层，以形成第一导线12 ;在第一导线12上沉积并刻蚀可变阻变层以形成存储层13 ;在衬底11上形成嵌入在第一导线12与存储层13之间的绝缘层14 ;以及通过在绝缘层14上沉积并刻蚀导电层来形成与存储层13接触的第二导线15。现有的半导体存储器件随着其集成度的增加，而具有线宽减小的第一导线12和第二导线15以及存储层13，且因而难以控制第一导线12和第二导线15与存储层13之间的接触面积。另外，第一导线12和第二导线15具有平板形状，并且因此，随着第一导线12和第二导线15的线宽的减小，其体积也相应地减小。结果，它们的信号传输特性可能会恶化。另外，由于通过沉积和刻蚀工艺来形成存储层13，所以在刻蚀工艺进行时可能会破坏存储层13，或者在刻蚀工艺进行时产生的副产物可能会再次沉积在存储层13的侧壁上，由此恶化存储器件的特性。
发明内容
本发明的一个实施例涉及一种用于即使在高集成度的条件下仍能简单地控制导线与存储层之间的接触面积的方法。
另外，本发明的一个实施例涉及一种用于即使在高集成度的条件下仍能改善导线的信号传输特性的方法。另外，本发明的一个实施例涉及一种用于防止因存储层的破坏和刻蚀副产物而导致特性恶化的方法。根据本发明的一个实施例，一种半导体存储器件包括:多个第一导线；存储层，所述存储层与所述第一导线中的每个的第一侧壁接触；以及多个第二导线，所述多个第二导线与所述第一导线交叉并与所述存储层接触。根据本发明的另一个实施例，一种半导体存储器件包括:多个第一导线，所述多个第一导线被形成在衬底上；绝缘层，所述绝缘层被形成在所述第一导线上；沟槽，所述沟槽暴露出所述第一导线中的每个导线的第一侧壁；存储层，所述存储层被形成在所述第一导线中的每个第一导线的暴露出的侧壁上；以及多个第二导线，所述多个第二导线与所述第一导线交叉并填充所述沟槽。根据本发明的另一个实施例，一种用于制造半导体存储器件的方法包括以下步骤:在衬底之上形成多个第一导线；在包括所述第一导线的衬底之上形成绝缘层；通过选择性地刻蚀所述绝缘层来形成暴露出所述第一导线的侧壁的沟槽；在所述第一导线的暴露出的侧壁之上形成存储层；以及形成与所述第一导线交叉并填充所述沟槽的多个第二导线。
图1A至图1C是说明现有的半导体存储器件的平面图。图2是说明根据本发明的实施例的半导体存储器件的平面图。图3A和图3B是说明根据本发明的第一实施例的半导体存储器件的沿图2所示的线1-1’和11-11’截取的截面图。图4A和图4B是说明根据本发明的第二实施例的半导体存储器件的沿图2所示的线1-1’和11-11’截取的截面图。图5A至图5E是说明一种用于制造根据本发明的第二实施例的半导体存储器件的方法的工艺截面图。图6A和图6B是说明根据本发明的第三实施例的半导体存储器件的沿图2所示的线1-1’和11-11’截取的截面图。图7A至图7E是说明一种用于制造根据本发明的第三实施例的半导体存储器件的方法的工艺截面图。图8A和图SB是说明另一种用于制造根据本发明的第三实施例的半导体存储器件的方法的工艺截面图。图9是根据本发明的一个实施例的存储芯片的框图。图10是说明根据本发明的一个实施例的存储模块的框图。图11是说明根据本发明的一个实施例的存储系统的框图。
具体实施例方式在下文中，将参照附图来描述本发明的示例性实施例，使得属于本发明领域的技术人员可以简单地实施并利用本发明的实施例。在下文中，本发明的一个实施例提供了一种半导体存储器件，所述半导体存储器件即使在高集成度的条件下也能简单地控制导线与存储层之间的接触面积，改善导线的信号传输特性，以及防止因存储层的破坏或刻蚀副产物而导致的特性的恶化。为此，本发明的实施例提供了具有如下结构的半导体存储器件:第一导线、存储层以及第二导线沿水平方向即沿着衬底的表面层叠。图2是说明根据本发明的实施例的半导体存储器件的平面图，并且图3A和图3B是说明根据本发明的第一实施例的半导体存储器件的沿图2所示的线1-1’和11-11’截取的截面图。如图2、3A和3B所示，根据本发明的第一实施例的半导体存储器件包括:多个第一导线120 ;存储层140，所述存储层140与第一导线120的两个侧壁接触；以及多个第二导线170，所述多个第二导线170通过沿与第一导线120交叉的方向延伸而与存储层140接触。SP，半导体存储器件具有如下结构:沿着衬底110的表面即水平方向层叠了第一导线120、存储层140以及第二导线170。更具体地，半导体存储器件包括:多个第一导线120，所述多个第一导线120被形成在形成有特定结构(例如，开关器件)的衬底110上；绝缘层130，所述绝缘层130被形成在包括第一导线120的衬底110上；沟槽210，所述沟槽210被形成在绝缘层130之间，并暴露出第一导线120的两个侧壁；存储层140，所述存储层140被形成在第一导线120的暴露出的侧壁上；以及多个第二导线170，所述多个第二导线170被形成在存储层140上以与第一导线120交叉并部分嵌入在沟槽210中(S卩，填充沟槽210)。暴露出第一导线120的两个侧壁的沟槽210是为了在将相邻的第一导线120彼此分开的同时，提供形成存储层140的空间，且沟槽210可以是沿第一导线120延伸的方向延伸的线图案。在这种情况下，为了更有效地将相邻的第一导线120分开，沟槽210的底表面可以在衬底110的顶表面之下，即，沟槽210可以钻入在衬底110中。另外，沟槽210在其顶侧弯曲，使得沟槽210的顶部可以具有圆形。这是为了提高沟槽210的内部体积，同时降低在形成存储层140的工艺和形成第二导线170的工艺时的工艺难度。供作参考，相比于顶侧与入口表面(inlet surface)具有棱角的沟槽210,顶侧弯曲的的沟槽210可以改善在沟槽210的入口边沿处的沉积特性。另外，可以通过增加沟槽210的内部体积且增加部分嵌入在沟槽210中的第二导线170的体积，来改善信号传输特性。绝缘层130可以是选自氧化物层、氮化物层以及氧氮化物层中的任何一种的单层或它们层叠成的叠层。第一导线120和第二导线170可以包括选自铝(Al)、钼(Pt)、钌(Ru)、铱(Ir)、镍(Ni)、钛(Ti)、钽(Ta)、钴(Co)、铬(Cr)、钨(W)JIf(Cu)Jg(Zr)以及铪(Hf)中的任何一种的金属层、它们的合金层、或它们的氮化物层(金属氮化物层)。与第一导线120交叉的第二导线170可以包括嵌入在沟槽210中的第一导电层150和在第一导电层150上的第二导电层160。在这种情况下，第一导电层150和第二导电层160可以由相同的材料形成，或第一导电层150可以由台阶覆盖率比第二导电层160的台阶覆盖率好的材料形成。嵌入在沟槽210中的第一导电层150之所以由台阶覆盖率比第二导电层160的台阶覆盖率好的材料形成，是为了改善沟槽120的嵌入特性。
存储层140可以沿着包括沟槽210的结构的整个表面形成，或可以仅保留在沟槽210中。另外，存储层140可以包括可变电阻材料。例如，存储层140可以包括基于钙钛矿的材料、基于硫族化物的材料、氧耗尽的过渡金属氧化物、或金属硫化物。基于钙钛矿的材料的实例可以包括STO (SrTiO)或PCMO (PrCaMnO),基于硫族化物的材料的实例可以包括GST (GeSbTe), GeSe、CuS或AgGe，以及过渡金属氧化物的实例可以包括NiO、TiO2、HfO、Nb2O5, ZnO, Zr02、W03、CoO或Mn02。另外，金属硫化物的实例可以包括Cu2S、CdS或ZnS。具有上述结构的根据本发明的第一实施例的半导体存储器件具有存储层140，所述存储层140与第一导线120的两个侧壁和部分嵌入在第一导线120之间的第二导线170接触，由此即使在高集成度的条件下也能利用控制第一导线120的高度的方法，来容易地控制第一导线120和第二导线170与存储层140之间的接触面积。另外，第二导线170具有部分嵌入在沟槽210中的形状，以便容易地增加第二导线170的体积，由此改善信号传输特性。另外，由于沟槽210的顶侧弯曲，所以可以进一步改善第二导线170的信号传输特性。图2是说明根据本发明的实施例的半导体存储器件的平面图，且图4A和图4B是说明根据本发明的第二实施例的半导体存储器件的沿着图2所示的线1-1’和11-11’截取的截面图。在下文中，出于说明的目的，本发明的第二实施例的部件用与第一实施例的相应部件相同的附图标记来表示。如图2、4A以及4B所示，根据本发明的第二实施例的半导体存储器件包括多个第一导线120 ;存储层140，所述存储层140与第一导线120的一个侧壁接触；以及多个第二导线170，所述多个第二导线170沿与第一导线120交叉的方向延伸而与存储层140接触。SP，半导体存储器件具有如下结构:第一导线120、存储层140以及第二导线170沿水平方向即沿衬底110的表面层叠。更具体地，半导体存储器件包括多个第一导线120，所述多个第一导线120被形成在形成有特定结构(例如，开关器件)的衬底110上；绝缘层130，所述绝缘层130被形成在包括第一导线120的衬底110上；沟槽220，所述沟槽220被形成在绝缘层130之间，并暴露出第一导线120的一个侧壁；存储层140，所述存储层140形成在第一导线120的暴露出的侧壁上；以及多个第二导线170，所述多个第二导线170被形成在存储层140上以与第一导线120交叉，并部分嵌入在沟槽220中。暴露出第一导线120的一个侧壁的沟槽220提供形成存储层140的空间，并且可以是沿第一导线120延伸的方向延伸的线图案。在这种情况下，为了更有效地将相邻的第一导线120分开，沟槽220的底表面可以在衬底110的顶表面之下，即沟槽220可以钻入在衬底110中。另外，沟槽220在其顶侧弯曲，使得沟槽220的顶侧可以为圆形。这是为了增加沟槽220的内部体积，同时减小在进行形成存储层140的工艺和形成第二导线170的工艺时的工艺难度。供作参考，与顶侧与入口表面具有棱角的沟槽相比，顶侧弯曲的沟槽220可以改善在沟槽220的入口边缘处的沉积特性。另外,通过增加沟槽220的内部体积和增加部分嵌入在沟槽220中的第二导线170的体积，来改善信号传输特性。绝缘层130可以是选自氧化物层、氮化物层以及氧氮化物层中的任何一种的单层或它们层叠的叠层。
第一导线120和第二导线170可以包括选自铝(Al)、钼(Pt)、钌(Ru)、铱(Ir)、镍(Ni)、钛(Ti)、钽(Ta)、钴(Co)、铬(Cr)、钨(W) JIf(Cu)Jg(Zr)以及铪(Hf)中的任何一种的金属层、它们的合金层、或它们的氮化物层(金属氮化物层)。与第一导线120交叉的第二导线170可以包括嵌入在沟槽220中的第一导电层150和在第一导电层150上的第二导电层160。在这种情况下，第一导电层150和第二导电层160可以由相同的材料形成，或者嵌入在沟槽220中的第一导电层150可以由台阶覆盖率比第二导电层160的台阶覆盖率好的材料形成。嵌入在沟槽220中的第一导电层150之所以由台阶覆盖率比第二导电层160的台阶覆盖率好的材料形成，是为了改善沟槽120的嵌入特性。存储层140可以沿着包括沟槽220的结构的整个表面形成，或可以保留在沟槽210中。另外，存储层140可以包括可变电阻材料。例如，存储层140可以包括基于钙钛矿的材料、基于硫族化物的材料、氧耗尽的过渡金属氧化物、或金属硫化物。基于钙钛矿的材料的实例可以包括STO (SrTiO)或PCMO (PrCaMnO),基于硫族化物的材料的实例可以包括GST(GeSbTe), GeSe, CuS或AgGe，以及过渡金属氧化物的实例可以包括NiO、TiO2, HfO、Nb2O5,ZnO, Zr02、W03、CoO或Mn02。另外，金属硫化物的实例可以包括Cu2S、CdS或ZnS。根据具有上述结构的本发明的第二实施例的半导体存储器件具有存储层140，所述存储层与第一导线120的一个侧壁和部分嵌入在第一导线120之间的第二导线170接触，由此即使在高集成度的条件下也能通过控制第一导线120的高度的方法，而容易地控制第一导线120和第二导线170与存储层140之间的接触面积。另外，第二导线170具有部分嵌入在沟槽220中的形状，以容易地增加第二导线170的体积，由此改善信号传输特性。另外，由于沟槽210的顶侧弯曲，可以进一步改善第二导线170的信号传输特性。在下文中，将参照图5A至图5E来描述一种用于制造根据本发明的第二实施例的半导体存储器件的方法。图5A至图5E是一种用于制造根据本发明的第二实施例的半导体存储器件的方法的沿着图2所示的线1-1’截取的工艺截面图。如图5A所示，在形成有特定结构的衬底31上(与图4A和图4B所示的衬底110相对应)形成多个第一导线32 (与图4A和图4B所示的多个第一导线120相对应)。在这种情况下，第一导线32的高度可以根据与经由后续工艺形成的存储层的接触面积来控制。第一导线32可以包括选自铝(Al)、钼(Pt)、钌(Ru)、铱(Ir)、镍(Ni)、钛(Ti)、钽(Ta)、钴(Co)、铬(Cr)、钨(W) JIf(Cu)Jg(Zr)以及铪(Hf)中的任何一种的金属层、它们的合金层、或它们的氮化物层(金属氮化物层)。接着，沿着包括第一导线32的结构的表面形成绝缘层33。绝缘层33可以由选自氧化物层、氮化物层以及氧氮化物层中的任何一种的单层或它们层叠的叠层形成。例如，绝缘层33可以由氮化物层形成。如图5B所示，通过选择性地刻蚀绝缘层33来形成暴露出第一导线32的一个侧壁的绝缘图案33A (与图4A和图4B所示的绝缘层130相对应)。绝缘图案33A可以由如下一系列工艺形成:在绝缘层33上形成具有开口部分的掩模图案(未示出)以暴露出第一导线32的一个侧壁，然后利用掩模图案作为刻蚀阻挡层来刻蚀绝缘层33。
如图5C所示，沿着包括绝缘图案33A的结构的表面形成存储层34 (与图4A和图4B所示的存储层140相对应)。由于存储层34是在绝缘图案33A暴露出第一导线32的一个侧壁的状态下形成的，所以存储层34与第一导线32的一个侧壁接触。存储层34可以由具有可变电阻特性的材料层形成。例如，存储层34可以包括基于钙钛矿的材料、基于硫族化物的材料、氧耗尽的过渡金属氧化物、或金属硫化物。基于钙钛矿的材料的实例可以包括STO (SrTiO)或PCMO (PrCaMnO),基于硫族化物的材料的实例可以包括GST (GeSbTe), GeSe, CuS或AgGe，以及过渡金属氧化物的实例可以包括NiO、TiO2,HfO、Nb2O5、ZnO、ZrO2、TO3、CoO或MnO2。另外，金属硫化物的实例可以包括Cu2S、CdS或ZnS。这里，由于存储层34通过绝缘图案33A与第一导线32的侧壁接触，所以可以不用另外的刻蚀工艺来形成存储层34。因此，可以简化制造半导体存储器件的工艺，并且可以防止因刻蚀存储层34时的破坏弓I起的特性恶化和因刻蚀工艺时产生的副产物引起的特性恶化。如图所示，在存储层34上形成嵌入在第一导线32之间的沟槽中的第一导电层35 (与图4A所示的第一导电层150相对应)之后，执行平坦化工艺直到暴露出存储层34。可以利用化学机械抛光方法(CMP)来执行平坦化工艺。此外，可以执行平坦化工艺直到暴露出绝缘图案33A，并且通过此平坦化工艺将存储层34保留在第一导线32的两个侧壁上。第一导电层35可以包括选自铝(Al)、钼(Pt)、钌(Ru)、铱(Ir)、镍(Ni)、钛(Ti)、钽(Ta)、钴(Co)、铬(Cr)、钨(W) JIf(Cu)Jg(Zr)以及铪(Hf )中的任何一种的金属层、它们的合金层、或它们的氮化物层(金属氮化物层)。在这种情况下，由于第一导电层35嵌入在第一导线32之间的沟槽中，第一导电层35可以由具有良好的台阶覆盖率的材料形成，以便改善嵌入特性。如图5E所不,在包括第一导电层35的结构的顶表面上形成第二导电层36。第二导电层36可以由与第一导电层35相同的材料形成。接着，在第二导电层36上形成掩模图案(未示出)之后，利用掩模图案作为刻蚀阻挡层来顺序刻蚀第二导电层36、第一导电层35、以及存储层34直到暴露出衬底31为止。通过上述刻蚀工艺来形成由第一导电层35和第二导电层36形成的且与第一导线32交叉的多个第二导线37 (与图4A和图4B所示的多个第二导线170相对应)。接着，尽管在附图中未示出，可以形成嵌入在第二导线37之间的绝缘层。此后，通过重复上述工艺，可以形成具有多个层叠结构的半导体存储器件。图2是说明根据本发明的实施例的半导体存储器件的平面图，且图6A和图6B是说明根据本发明的第三实施例的半导体存储器件的沿着图2的线1-1’和11-11’截取的截面图。在下文中，出于说明目的，本发明的第三实施例的部件通过与第一实施例的相应部件相同的附图标记来表示。如图2、6A和6B所示，根据本发明的第三实施例的半导体存储器件包括多个第一导线120 ;存储层140，所述存储层140与第一导线120的一个侧壁或另一个侧壁接触；以及多个第二导线170，所述多个第二导线170通过沿着与第一导线120交叉的方向延伸来与存储层140接触。即，半导体存储器件具有如下结构:第一导线120、存储层140以及第二导线170沿水平方向即沿着衬底110的表面层叠。存储层140与每对第一导线120的相对的侧壁接触。
更具体地，半导体存储器件包括:多个第一导线120，所述多个第一导线120被形成在形成有特定结构(例如，开关器件)的衬底110上；绝缘层130，所述绝缘层130被形成在包括第一导线120的衬底110上；沟槽230，所述沟槽230被形成在绝缘层130之间，并暴露出第一导线120的一个侧壁或另一个侧壁；存储层140，所述存储层140被形成在第一导线120的暴露出的侧壁上；以及多个第二导线170，所述多个第二导线170被形成在存储层140上，以与第一导线120交叉且部分嵌入在沟槽230中。暴露出每对第一导线120的相对的侧壁的沟槽230在将每对第一导线120彼此分开的同时，提供形成存储层140的空间，并且可以是沿第一导线120延伸的方向延伸的线图案。在这种情况下，为了更有效地分开相邻的第一导线120，沟槽230的底表面可以在衬底110的顶表面之下，即沟槽230可以钻入在衬底110中。另外，沟槽230在其顶侧弯曲，使得沟槽230的顶侧可以具有圆形。这是为了增加沟槽230的内部体积，同时减小在进行形成存储层140和第二导线170的工艺时的工艺难度。供作参考，相比于顶侧与入口表面具有棱角的沟槽，顶侧弯曲的沟槽230可以改善在沟槽230的入口边缘处的沉积特性。另外,可以通过增加沟槽230的内部体积并增加部分嵌入在沟槽230中的第二导线170的体积，来改善信号传输特性。另外，沟槽230可以具有如下形状:在偶数编号的第一导线120的一个侧壁暴露出来的同时，面向所述偶数编号的第一导线120的所述一个侧壁的奇数编号的第一导线120的一个侧壁也暴露出来。即，沟槽230可以具有如下形状:在多个第一导线120之中的第η个第一导线120 (η是非O的自然数)的一个侧壁暴露出来的同时，面向所述第η个第一导线120的所述一个侧壁的第η+1个第一导线120的一个侧壁也暴露出来，并且绝缘层130嵌入在第η个第一导线120的另一个侧壁与面向所述第η个第一导线120的所述另一个侧壁的第η-1个第一导线120的一个侧壁之间。绝缘层130可以是选自氧化物层、氮化物层以及氧氮化物层中的任何一种的单层或它们层叠成的叠层。第一导线120和第二导线170可以包括选自铝(Al)、钼(Pt)、钌(Ru)、铱(Ir)、镍(Ni)、钛(Ti)、钽(Ta)、钴(Co)、铬(Cr)、钨(W) JIf(Cu)Jg(Zr)以及铪(Hf)中的任何一种的金属层、它们的合金层、或它们的氮化物层(金属氮化物层)。与第一导线120交叉的第二导线170可以包括嵌入在沟槽230中的第一导电层150和在第一导电层150上的第二导电层160。在这种情况下，第一导电层150和第二导电层160可以由相同的材料形成，或第一导电层150可以由具有比第二导电层160好的台阶覆盖率的材料形成。嵌入在沟槽230中的第一导电层150之所以由具有比第二导电层160好的台阶覆盖率的材料形成，是为了改善沟槽230的嵌入特性。存储层140可以沿着包括沟槽230的结构的整个表面形成，或可以仅保留在沟槽230中。另外，存储层140可以包括可变电阻材料。例如，存储层140可以包括基于钙钛矿的材料、基于硫族化物的材料、氧耗尽的过渡金属氧化物、或金属硫化物。基于钙钛矿的材料的实例可以包括STO (SrTiO)或PCMO (PrCaMnO),基于硫族化物的材料的实例可以包括GST (GeSbTe), GeSe、CuS或AgGe，以及过渡金属氧化物的实例可以包括NiO、TiO2、HfO、Nb2O5, ZnO, Zr02、W03、CoO或Mn02。另外，金属硫化物的实例可以包括Cu2S、CdS或ZnS。具有上述结构的根据本发明的第三实施例的半导体存储器件具有存储层140，所述存储层140与第一导线120的一个侧壁和部分嵌入在第一导线120之间的第二导线170接触，由此即使在高集成度的条件下也能通过控制第一导线120的高度的方法，而容易地控制第一导线120和第二导线170与存储层140之间的接触面积。另外，第二导线170具有部分嵌入在沟槽230中的形状，以容易地增加第二导线170的体积，由此改善信号传输特性。另外，由于沟槽230的顶侧弯曲，所以可以进一步改善第二导线170的信号传输特性。在下文中，将参照图7A至图7E来描述一种制造根据本发明的第三实施例的半导体存储器件的方法。将参照图8A和SB来描述用于形成暴露出第一导线的一个侧壁或另一个侧壁的沟槽的方法的一个修改例。图7A至图7E是一种用于制造根据本发明的一个实施例的半导体存储器件的方法的沿图2所示的线1-1’截取的工艺截面图。图8A和图SB说明用于制造所述半导体存储器件的另一种方法，其中，相对应的部件用相同的附图标记来表示。如图7A所示，在形成有特定结构的衬底51上形成导电图案52。导电图案52可以形成沿一个方向延伸的线图案，并且导电图案52的高度可以根据与经由随后工艺形成的存储层的接触面积来控制。导电图案52可以包括选自铝(Al)、钼(Pt)、钌(Ru)、铱(Ir)、镍(Ni)、钛(Ti)、钽(Ta)、钴(Co)、铬(Cr)、钨(W)JIf(Cu)Jg(Zr)以及铪(Hf)中的任何一种的金属层、它们的合金层、或它们的氮化物层(金属氮化物层)。接着，在衬底51上形成覆盖导电图案52的绝缘层53。绝缘层53可以由选自氧化物层、氮化物层以及氧氮化物层中的任何一种的单层或它们层叠的叠层形成。如图7B所示，在衬底51上形成掩模图案(未示出)之后，在利用掩模图案作为刻蚀阻挡层来刻蚀绝缘层53、导电图案52以及衬底51的一部分来形成沟槽54的同时，形成第一导线52A。在这种情况下，刻蚀衬底51的一部分的原因是为了防止布置在沟槽54两侧的第一导线52A之间发生短路。沟槽54可以被形成为沿与第一导线52A相同的方向延伸的线图案。沟槽54的线宽可以与第一导线52A之间的间隔相等，且布置在沟槽54两侧的第一导线52A可以具有相同的线宽。尽管本发明的上述实施例通过刻蚀导电图案52和绝缘层53形成沟槽54，但是可以形成多个第一导线52A和绝缘层53，然后通过刻蚀绝缘层53来形成沟槽54，以便减轻形成沟槽54的工艺的刻蚀负担(参见图8A和8B)。在这种情况下，由于通过仅刻蚀绝缘层53来形成沟槽54，所以可以通过减轻形成沟槽54的工艺的刻蚀负担来更容易地执行形成沟槽54的工艺。如图7C所示，通过选择性地刻蚀绝缘层53来使沟槽54的顶侧成圆形。在下文中，具有圆形顶侧的沟槽54的附图标记用“ 54A”来表示。使沟槽54A的顶侧成圆形的原因是为了通过增加沟槽54A的内部体积来增加经由后续工艺而嵌入在沟槽54A中的第二导线的体积，同时更容易地执行经由后续工艺形成的存储层的沉积。如图7D所示，沿着包括顶侧为圆形的沟槽54A的结构的表面形成存储层55。在这种情况下，将存储层55形成为与第一导线52A的侧壁接触。
存储层55可以由具有可变电阻特性的材料层形成。例如，存储层55可以包括基于钙钛矿的材料、基于硫族化物的材料、氧耗尽的过渡金属氧化物、或金属硫化物。基于钙钛矿的材料的实例可以包括STO (SrTiO)或PCMO (PrCaMnO),基于硫族化物的材料的实例可以包括GST (GeSbTe), GeSe, CuS或AgGe，以及过渡金属氧化物的实例可以包括NiO、TiO2,HfO、Nb2O5、ZnO、ZrO2、WO3、CoO或MnO2。另外，金属硫化物的实例可以包括Cu2S、CdS或ZnS。这里，由于存储层55被形成为通过沟槽54A与第一导线32的侧壁接触，所以可以不用另外的刻蚀工艺来形成存储层55。因此，可以简化制造半导体存储器件的工艺，并且可以防止因刻蚀存储层55时的破坏所弓I起的特性恶化和因进行刻蚀工艺时产生的副产物所引起的特性恶化。如图7E所示，在存储层55上形成嵌入在沟槽54A中的导电层。在这种情况下，可以将导电层形成为部分地嵌入在沟槽54A中，并覆盖存储层55的顶部，且导电层可以包括选自铝(Al)、钼(Pt)、钌(Ru)、铱(Ir)、镍(Ni)、钛(Ti)、钽(Ta)、钴(Co)、铬(Cr)、钨(W)、铜(Cu)、锆(Zr)以及铪(Hf)中的任何一种的金属层、它们的合金层、或它们的氮化物层(金属氮化物层)。接着，通过执行平坦化工艺来将导电层的顶表面平坦化，以形成掩模图案(未示出)。在这种情况下，可以利用化学机械抛光(CMP)来执行平坦化工艺。接着，通过使用掩模图案作为刻蚀阻挡层刻蚀导电层，来形成与第一导线52A交叉并部分嵌入在沟槽54A中的多个第二导线56。这里，通过刻蚀导电层和存储层55直到暴露出绝缘层53和衬底51，来形成第二导线56。另外，可以通过刻蚀导电层直到暴露出存储层55来形成第二导线56。接着，尽管在附图中未示出，可以形成嵌入在第二导线56之间的绝缘层。此后，可以通过重复上述工艺来形成具有多个层叠结构的半导体存储器件。图9是根据本发明的一个实施例的存储芯片的框图。如图9所示，存储芯片可以包括根据本发明的实施例的半导体存储器件(B卩，多个第一导线、与第一导线的侧壁接触的存储层、以及与第一导线交叉并与存储层接触的多个第二导线)、第一控制单元、第二控制单元以及感测单元。第一控制单元可以是行译码器，第二控制单元可以是列译码器，以及感测单元可以是读出放大器。第一控制单元在半导体存储器件的第一导线之中选择与执行读取操作或写入操作的存储器单元相对应的第一导线，并将选择信号输出到半导体存储器件。第二控制单元在半导体存储器件的第二导线之中选择与执行读取操作或写入操作的存储器单元相对应的第二导线，并将选择信号输出到半导体存储器件。另外，感测单元感测储存在由第一控制单元和第二控制单元选中的存储器单元中的信息。这里，半导体存储器件具有如下形状:存储层与第一导线的侧壁接触，并且第二导线的一部分嵌入在第一导线之间，以便即使在高集成度的条件下也可以容易地控制第一导线和第二导线与存储层之间的接触面积，由此改善半导体存储器件的操作特性。当可以将根据本发明的实施例的存储芯片应用到一组主要产品时，会存在用于台式计算机、笔记本电脑以及服务器的计算存储器、不同规格的图像存储器、以及随着移动通信的发展而备受关注的移动存储器。另外，可以将存储芯片应用到诸如记忆棒、MMC、SD、CF以及xD图像卡、USB快闪器件等便携式储存媒体，以及诸如MP3P、PMP、数码照相机和摄像机、移动电话等各种数字应用中。另外，可以将存储芯片应用到诸如存储芯片、多芯片封装(MCP)、芯片上磁盘(DOC)、嵌入式器件等单个物品的技术中。另外，可以将存储芯片应用到CMOS图像传感器(CIS)，并且可以应用在诸如照相式手机、网络照相机、用于医学的小型图像设备等不同领域中。图10是说明根据本发明的一个实施例的存储模块的框图。如图10所示，存储模块包括:多个存储芯片，所述多个存储芯片被安装在模块衬底上；命令路径，所述命令路径使存储芯片能从外部控制器(未示出)接收控制信号(地址信号(ADDR)、命令信号(CMD)、时钟信号(CLK))；以及数据路径，所述数据路径与存储芯片连接以传送数据。另外，可以采用与一般存储模块中使用的方法相同或相似的方法来形成命令路径和数据路径。在图10中，可以在模块衬底的前表面上安装8个存储芯片。类似地可以在模块衬底的后表面上安装存储芯片。即，可以在模块衬底的一侧或两侧安装存储芯片，并且安装的存储芯片的数目不限于此。另外，不具体限定模块衬底的材料和结构。这里，根据本发明的实施例的半导体存储器件可以在存储模块的存储芯片中被形成为具有如下形状:存储层与第一导线的侧壁接触，且第二导线的一部分嵌入在第一导线之间，以便即使在高集成度的条件下也可以容易地控制第一导线和第二导线与存储层之间的接触面积，由此改善半导体存储器件的操作特性。图11是说明根据本发明的一个实施例的存储系统的框图。如图11所示，存储系统包括具有至少一个存储芯片的多个存储模块。另外，提供了一种存储控制器，所述存储控制器经由系统总线与存储模块进行数据和/或命令/地址信号的通信。这里，根据本发明的实施例的半导体存储器件可以在存储系统的存储芯片中被形成为具有如下形状:存储层与第一导线的侧壁接触，并且第二导线的一部分被嵌入在第一导线之间，以便即使在高集成度的条件下也可以容易地控制第一导线和第二导线与存储层之间的接触面积，由此改善操作特性。根据本发明的实施例，存储层与第一导线的侧壁接触，并且第二导线的一部分被嵌入在第一导线之间，由此即使在高集成度的条件下也可以容易地控制第一导线和第二导线与存储层之间的接触面积。另外，根据本发明的实施例，通过在进行形成存储层的工艺时省略刻蚀工艺，存储层与第一导线的侧壁接触。由此，可以简化制造半导体存储器件的工艺，且可以防止因在刻蚀存储层时的破坏所弓I起的特性恶化和在刻蚀工艺时产生的副产物所弓I起的特性恶化。此外，根据本发明的实施例，第二导线的一部分嵌入在第一导线之间，且因此即使在高集成度的条件下也可以容易地增加第二导线的体积，由此改善信号传输特性。尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的前提下，可以进行各种变化和修改。
权利要求
1.一种半导体存储器件，包括: 多个第一导线； 存储层，所述存储层与所述第一导线中的每个的第一侧壁接触；以及 多个第二导线，所述多个第二导线与所述第一导线交叉并与所述存储层接触。
2.如权利要求1所述的半导体存储器件，其中，所述存储层与所述第一导线中的每个的第二侧壁接触。
3.如权利要求1所述的半导体存储器件，其中，所述存储层在与所述第一导线中的每个偶数编号的第一导线的第一侧壁接触的同时，与所述第一导线中的每个奇数编号的第一导线的在相应的同一沟槽内的第二侧壁接触。
4.如权利要求1所述的半导体存 储器件，其中，所述第二导线每个都具有形成在所述第一导线之间的部分。
5.如权利要求1所述的半导体存储器件，其中，所述存储层包括可变电阻材料。
6.一种半导体存储器件，包括: 多个第一导线，所述多个第一导线被形成在衬底之上； 绝缘层，所述绝缘层被形成在所述第一导线之上； 沟槽，所述沟槽暴露出所述第一导线中的每个的第一侧壁； 存储层，所述存储层被形成在所述第一导线中的每个的暴露出的侧壁之上；以及 多个第二导线，所述多个第二导线与所述第一导线交叉，并填充所述沟槽。
7.如权利要求6所述的半导体存储器件，其中，所述沟槽每个都具有选自如下形状中的任何一种:暴露出所述第一导线中的每个的两个侧壁的形状、暴露出所述第一导线中的每个的第一侧壁的形状、以及暴露出所述第一导线中的每个的第一侧壁或第二侧壁的形状。
8.如权利要求7所述的半导体存储器件，其中，在所述沟槽每个都具有暴露出所述第一导线中的每个的第一侧壁或第二侧壁的形状时，所述沟槽每个都在暴露出所述第一导线中的每个偶数编号的第一导线的第一侧壁的同时，暴露出所述第一导线中的每个奇数编号的第一导线的第二侧壁。
9.如权利要求6所述的半导体存储器件，其中，所述沟槽的底表面被形成在所述衬底的顶表面之下。
10.如权利要求6所述的半导体存储器件，其中，所述沟槽的顶侧是圆的。
11.如权利要求6所述的半导体存储器件，其中，所述存储层被形成在所述沟槽的表面之上，或被形成在所述沟槽和所述绝缘层的表面之上。
12.如权利要求6所述的半导体存储器件，其中，所述存储层包括可变电阻材料。
13.如权利要求6所述的半导体存储器件，其中，所述第二导线每个都包括: 第一导电层，所述第一导电层填充所述沟槽；以及 第二导电层，所述第二导电层被形成在所述第一导电层之上，并与所述第一导线交叉。
14.如权利要求6所述的半导体存储器件，其中，所述绝缘层被形成在所述第一导线中的每个的第二侧壁和顶表面之上。
15.一种制造半导体存储器件的方法，包括以下步骤: 在衬底之上形成多个第一导线；在包括所述第一导线的衬底之上形成绝缘层； 通过选择性刻蚀所述绝缘层来形成暴露出所述第一导线的侧壁的沟槽； 在所述第一导线的暴露出的侧壁之上形成存储层；以及 形成与所述第一导线交叉并填充所述沟槽的多个第二导线。
16.如权利要求15所述的方法，其中，形成所述沟槽的步骤包括:沿着所述第一导线的中心线来刻蚀所述第一导线，直到暴露出所述中心线之下的衬底。
17.如权利要求15所述的方法，其中，沿着包括所述第一导线的衬底的表面形成所述绝缘层。
18.如权利要求15所述的方法，其中，形成所述沟槽的步骤包括:刻蚀所述第一导线之间的所述绝缘层，以暴露出所述第一导线中的每个的第一侧壁。
19.如权利要求15所述的方法，其中，形成所述沟槽的步骤包括:刻蚀所述第一导线之间的所述绝缘层，以暴露出所述第一导线中的每个的第一侧壁或第二侧壁。
20.如权利要求15所述的方法，其中，形成所述沟槽的步骤包括:交替地刻蚀在所述第一导线之间的绝缘层，以暴露出所述第一导线中的每个的第一侧壁。
21.如权利要求15所述的方法，其中，在形成所述沟槽时，将所述衬底部分地刻蚀到所述沟槽的底部部分。
22.如权利要求15所述的方法，在形成所述沟槽之后，还包括，圆化所述沟槽的顶侧的步骤。
23.如权利要求15所述的方法，其中，在形成所述存储层时，沿着包括所述沟槽的结构的表面形成所述存储层。
24.如权利要求15所述的方法，其中，所述存储层包括可变电阻材料。
25.如权利要求15所述的方法，其中，形成所述第二导线的步骤包括: 形成填充所述沟槽的第一导电层； 在所述衬底之上形成第二导电层；以及 刻蚀所述第一导电层和所述第二导电层。
全文摘要
本发明涉及半导体存储器件、存储芯片、存储模块、存储系统及其制造方法。公开了一种即使在高集成度的条件下也能容易地控制导线与存储层之间的接触面积的半导体存储器件及其制造方法。所述半导体存储器件包括多个第一导线；存储层，所述存储层与第一导线中的每个的第一侧壁接触；以及多个第二导线，所述多个第二导线与第一导线交叉并与存储层接触。
文档编号H01L23/528GK103208481SQ201210347798
公开日2013年7月17日 申请日期2012年9月18日 优先权日2012年1月11日
发明者崔惠晶 申请人:爱思开海力士有限公司