专利名称：半导体存储器的制作方法
技术领域：
本发明涉及半导体存储器，特别是涉及要求存储器更新操作的动态随机存取存储器(DRAM)。
在作为半导体存储器的DRAM中，由于在成为存储器单元的MOS晶体管的一个电极中积蓄的信号电荷随时间的流逝而漏泄，故该信号电荷的再生、即，更新，是必要的。由于在用于该更新的时间内不能进行信号的写入、读出操作，故希望必要的更新的时间间隔较长。即，希望被积蓄的信号电荷的漏泄较小。
迄今为止，在需要更新的DRAM中，由于工艺参数的离散度等原因，信号电荷的保存时间也有一定的离散度。即，在规定的时间内不能保存信号电荷、更新的有效性受到损害的器件为不合格品。此外，这种情况大多是整批的器件的更新的有效性受到损害的情况，故整批器件成为不合格品，这成为成品率降低的原因。
图11是示出构成DRAM的存储器单元的MOS晶体管的结构的剖面图，该图同时示出从存储器单元出发的电荷的漏泄目的地。
在图11中，1是p型半导体衬底，2～5是成为源或漏区的n+区，6是由LOCOS等形成的元件间绝缘膜(氧化膜)，7是栅绝缘膜(氧化膜)，8～10是栅电极兼字线，11和12是积蓄信号电荷的电容的一个电极，即存储节点，13是层间氧化膜。再有，在本例中，存储器单元在半导体衬底1中形成，但也可在衬底中的阱区等中形成。这里用包含这些的半导体衬底1代表这两种情况。此外，关于存储器单元的图示以外的结构部分，因为与本说明没有直接关系，故为了避免导致复杂起见而予以省略。
在这种结构的存储器单元中，作为信息的电荷积蓄在n+区3、4和与其连接的存储节点11、12中，但该电荷随时间的流逝而漏泄。在该电荷的漏泄中，现在来考察积蓄在n+区3的电荷的漏泄。首先对于加上了衬底电压VBB的p型衬底1，从n+区3产生图示①的那种漏泄电流。此外，一般认为还有从n+区3通过栅电极8的下部到对置的n+区2的图示②的漏泄电流。再者，一般认为还有从n+区3通过LOCOS分离氧化膜6的下部到相邻的n+区4的图示③的漏泄电流。由于因这3种漏泄模式的漏泄，所积蓄的电荷受到损失，故必要的更新间隔变短，更新的有效性降低。
本发明的着眼点在于，对于这种以往的问题，通过衬底电压VBB的电平来改变来自存储器单元的漏泄电流，从而改变更新的有效性，其目的是提供这样一种半导体存储器，它能通过控制衬底电压VBB来补救本来因更新的有效性受到损害而成为不合格品的器件，它能提高成品率。
本发明的半导体存储器的特征在于，备有在半导体衬底上与所形成的存储器单元同样地形成的虚设存储器单元；监测上述虚设存储器单元的漏泄电流，产生对应于上述漏泄量的输出信号的漏泄监测装置；加上上述漏泄监测装置的上述输出信号，控制上述半导体衬底的衬底电压以减少上述存储器单元的漏泄量的衬底电压产生装置。
此外，本发明的半导体存储器的特征在于通过上述漏泄监测装置的上述输出信号使上述衬底电压变浅，这样来进行控制。
此外，本发明的半导体存储器的特征在于上述虚设存储器单元由MOS晶体管在虚设单元用的衬底上来构成；主要监测该MOS晶体管的漏极与上述虚设单元用的衬底之间的漏泄电流。
此外，本发明的半导体存储器的特征在于通过上述漏泄监测装置的上述输出信号使上述衬底电压变深，这样来进行控制。
此外，本发明的半导体存储器的特征在于上述虚设存储器单元由MOS晶体管在虚设单元用的衬底上来构成；主要监测该MOS晶体管的源极与漏极之间的漏泄电流。
此外，本发明的半导体存储器的特征在于上述虚设存储器单元的栅绝缘膜与上述存储器单元的元件间分离绝缘膜同样地形成。
本发明的半导体存储器的特征在于，备有在形成了存储器单元的半导体衬底上与上述存储器单元同样地形成的至少2组虚设存储器单元；分别监测上述至少2组虚设存储器单元的漏泄电流，产生对应于上述漏泄量的输出信号的至少2组漏泄监测装置；将上述至少2组漏泄监测装置的上述输出信号进行比较，产生输出信号的比较装置；加上上述比较装置的输出信号，控制上述半导体衬底的衬底电压以减少上述存储器单元的漏泄量的衬底电压产生装置。
此外，本发明的半导体存储器的特征在于上述虚设存储器单元由MOS晶体管在虚设单元用的衬底上来构成；通过上述漏泄监测装置之一，主要监测该MOS晶体管的漏极与上述虚设单元用的衬底之间的漏泄电流，通过另一个上述漏泄监测装置，主要监测该MOS晶体管的源极与漏极之间的漏泄电流。
图1是示出本发明的实施例1的漏泄监测装置(存储器单元漏泄监测器)的结构的电路图。
图2是示出本发明的实施例1的虚设存储器单元的结构的剖面图。
图3是示出本发明的实施例1的衬底电压产生电路的图。
图4是示出本发明的实施例2的漏泄监测用的虚设存储器单元的结构的图。
图5是示出本发明的实施例2的虚设存储器单元的结构的剖面图。
图6是示出本发明的实施例3的虚设存储器单元监测器的结构的电路图。
图7是示出本发明的实施例3虚设存储器单元的结构的剖面图。
图8是示出本发明的实施例4的漏泄监测用的虚设存储器单元的结构的图。
图9是示出本发明的实施例4的虚设存储器单元的结构的剖面图。
图10是示出本发明的实施例5的虚设存储器单元漏泄监测器的结构的图。
图11是示出存储器单元的漏泄模式的剖面图。
实施例1以下，参照
本发明的一个实施例的半导体存储器。图1是示出本发明的半导体存储器中监测存储器单元的漏泄电流的漏泄监测装置(存储器漏泄监测器)的结构的图。图2是示出图1的电路中的虚设存储器单元的连接的剖面图，图3是示出接收图1的存储器单元漏泄监测器的输出信号，产生衬底电压的衬底电压产生电路(衬底电压产生电路)的构成的图。本发明的半导体存储器在半导体衬底上形成存储器单元的同时形成这些电路，从而对半导体衬底的电位进行控制，因此使存储器单元的漏泄电流减少。
首先，在示出图1的存储器单元漏泄监测器100的构成的图中，A10是存储器单元监测器用的虚设存储器单元，N10是其MOS晶体管，以与存储器相同的结构来形成。此外，N2和N3是n型MOS晶体管，P1～P5是p型MOS晶体管，R是负载电阻，MC是输出信号。此外，VCC是电源电压，通常，加3.3V。GND表示接地电位。再有，虽然图中未示出，但在半导体衬底上加上衬底电压VBB，通常是-2V。通过这样的电路结构，输出信号MC成为监测虚设存储器单元A10的漏泄电流而改变其电平的信号。再有，由于虚设存储器单元A10的MOS晶体管N10的漏泄电流很小，故为了提高监测精度而使用将几千位MOS晶体管并联起来的并联体，但图中为了简单起见，用1个MOS晶体管来代表。
其次，图2是示出图1中的虚设存储器单元A10的MOS晶体管N10的剖面结构及其连接状态的图。该MOS晶体管N10模拟存储器单元，与存储单元同样地构成。
在图2中，1a是虚设单元用的衬底(p型半导体衬底)，2～4是成为源或漏区的n+区，6是由LOCOS等形成的元件间分离绝缘膜(氧化膜)，7是栅绝缘膜(氧化膜)，8、9是栅电极兼字线，13是层间氧化膜。再有，在本例中，虚设存储器单元在虚设单元用的衬底1a中形成，但也可在衬底中的阱区等中形成。这里用包含这些的虚设单元用的衬底1a代表这两种情况。此外，关于虚设存储器单元的图示以外的结构部分，因为与本说明没有直接关系，故为了避免导致复杂起见而予以省略。
如图2所示，该虚设的MOS晶体管中，n+区(源)2和栅8接地，在虚设单元用的衬底1a上加上衬底电压VBB。此时，存在从漏极出发产生图示的漏泄电流①、②和③的可能性。
其次，就图1的存储器单元漏泄监测器100的工作情况予以说明。图1的虚设存储器单元A10的n沟道型MOS晶体管N10用于栅极8连接到地而不导通。此时，如假定没有从作为电荷积蓄电极的漏极3出发的漏泄电流，则由于A10的n沟道型MOS晶体管N10中没有电流流动，故节点B稳定于p沟道型MOS晶体管P1的阈值电压VtP1。
此外，如设定p沟道型MOS晶体管P1和P2的阈值电压相同，由于晶体管P2也处于关断状态，故电源电压不加到节点C上，n沟道型MOS晶体管N2、N3都处于关断状态。
此外，由于N3处于关断状态，故节点D稳定于p沟道型MOS晶体管P3的阈值电压VtP3上，如设定p沟道型MOS晶体管P3和P4的阈值电压相同，则晶体管P4也处于关断状态，节点E为接地电位。因而，p沟道型MOS晶体管P5变成导通状态，从晶体管P5输出电位固定的信号MC。
其次，在图1的虚设存储器单元A10中存在漏泄电流时，由于图1的电路为电流镜(current mirror)结构，晶体管N2中也流过同样的电流。此外，由于晶体管N3也流过电流，节点D的电平下降，晶体管P4处于导通状态，节点E的电平上升。因此，由于晶体管P5从强的导通状态变成弱的导通状态，结果，输出信号MC的电平有一些下降。这样，可得到依赖于虚设存储器单元A10中的漏泄量的输出信号MC。
图3是示出衬底电压产生电路200的结构的图。在图3中，21是由I1～I2…In构成的环形振荡器部分，22是由电容C和晶体管T1、T2构成的平滑部分。在环形振荡器部分21中输入脉冲输入信号φ。此外，加上来自图2的存储单元漏泄监测器100的输出电压MC，作为环形振荡器部分21的电源电压。输出电压VBB成为加到包含存储器单元的半导体衬底上的衬底电压。
在图1的存储器单元漏泄监测器100中，如假定没有来自虚设存储器单元A10中的n沟道型MOS晶体管N10的漏极3的漏泄电流，则由于晶体管N10中不流过电流，如以上所说明的，输出信号MC的电平是固定的。由于该信号MC成为衬底电压产生电路200的环形振荡器21的电源，如该信号MC的电平是固定的，则衬底电压产生电路200的输出，即衬底电位VBB的电平，也是固定的。
接着，如存在来自虚设存储器单元A10中的n沟道型MOS晶体管N10的漏极3的漏泄电流，则由于晶体管N10中流过电流，如以上所说明的，输出信号MC的电平下降。在图3的衬底电压产生电路200中，如输入信号MC的电平下降，则由于环形振荡器21的周期变长，作为输出的衬底电位VBB的电平变浅。即，负的电位向正的方向有一些偏移而变浅。这样，通过上述的装置和方法，可按照存储器单元的更新特性来控制衬底电位VBB的电平。
一般来说，在存储器单元中，衬底电位VBB的电平越深(向负的方向)，漏泄电流越大，必要的更新工作的间隔变短。即，对更新的要求变得苛刻。此外，衬底电位VBB的电平越浅(向正的方向)，漏泄电流越小，必要的更新工作的间隔变长。即，对更新的要求变得不怎么苛刻。因而，如衬底电位VBB的电平变浅(向正的方向)，可补救因工艺参数的离散度使来自n+区3的漏泄电流变大、从而使更新性能受到损害的一批器件，可实现成品率的提高。
实施例2在上述的实施例1中，将存储器单元的漏泄电流作为一个整体考虑来控制衬底电压。在以下所述的实施例中，描述了对存储器单元的漏泄模式加以区别、以此来控制衬底电压的例子。存储器单元的漏泄，如图11所示，可按照漏泄目的地分类漏泄模式①、②、③。因此，可按照各个漏泄模式来控制半导体衬底的衬底电压VBB的电平。
首先，考虑从n+区3(漏极3)出发对p型衬底1流动的图示①的漏泄模式。
图4示出用于监测从n+区3(漏极3)出发对p型衬底1流动的、图11的模式1的漏泄电流的虚设存储器单元A11的电路结构。如图4所示，将MOS晶体管N11的源极2与漏极3短路，而且使栅电极8接地。将该图4中示出的虚设存储器单元A11与图1的电路中示出的虚设存储器单元A10调换，从而构成存储器单元漏泄监测器101。
图5示出此时的虚设存储器单元A11的MOS晶体管N11的剖面图及其连接的情况。由图5可知，由于n+区2(源极)与n+区3(漏极)之间短路而没有漏泄电流，故图示①的漏泄电流占支配地位。这类漏泄电流是在n+区3(漏极)中积蓄电荷之后，特别是在不执行写入、读出工作的期间需要更新的暂停更新的周期有影响的漏泄电流。
在图4中示出的虚设存储器单元A11中，没有漏泄电流①时和有漏泄电流时的图1中所示的存储器单元漏泄监测器101的工作与上述的实施例1中说明的工作相同，故省略其详细的说明。
因此，通过使用图4的那种漏泄监测用的存储器单元A11，可在只监测漏泄电流①的情况下控制衬底电压VBB的电平。因而，可补救由于从n+区3流向衬底1的漏泄电流变大的缘故使更新的性能受到损害的一批器件，可实现成品率的提高。
实施例3其次，在存储器单元的漏泄电流中，考虑从n+区3通过栅电极8的下部向对置的n+区2流动的、图11中示出的模式②的漏泄电流。
图6是示出这种场合的存储器单元漏泄监测器102的构成的图。在图6中，A12是存储器单元监测器用的虚设存储器单元，N12是其MOS晶体管，以与存储器单元相同的结构而形成。如图中所示，漏极3、栅电极8和虚设单元用的衬底1a接地。
此外，在图6的存储器单元漏泄监测器102中，N2～N3是n型MOS晶体管，P1～P5是p型MOS晶体管，MC(图中附以一杠的MC。以下相同)是输出信号。此外VCC是电源电压。输出信号MC是监测虚设存储器单元A12的漏泄电流其电平随之变动的信号。该电路的结构除了MOS晶体管P4的节点E之后的部分之外与图1中示出的电路结构相同，由于除了上述部分以外的电路结构相同，故省略其详细的说明。再有，图1的存储器单元漏泄监测器100的输出信号MC与图6的存储器单元漏泄监测器102的输出信号MC成为反转关系。
图7示出此时的虚设存储器单元A12的MOS晶体管N12的剖面图及其连接情况。由该图可知，虚设单元用的衬底1a接地，由于n+区(漏极)3与衬底1a之间的电压变小，故流向衬底1a的漏泄电流变小，图示②的漏泄电流占支配地位。因此，通过使用图6中示出的漏泄监测器用的存储器单元A12，可只着眼于漏泄②来监测漏泄电流。该漏泄电流，是在存储器单元的写入、读出工作时，对受到靠近的信号线影响的期间内的所谓干扰(disturb)更新周期有影响的漏泄电流。
这样，将图6的存储器单元漏泄监测器102的输出信号MC作为图3的衬底电压产生电路200的环形振荡器部分21的电源。如这样来构成，若漏泄②的电流变大，输出信号MC的电平上升，由于环形振荡器的周期变短，加到半导体衬底1上的衬底电压VBB变深。即，负电位向更负的方向变深一些。一旦衬底电压VBB向负的方向变深，则存储器单元的MOS晶体管的阈值电压上升，从源极朝向漏极的电流漏泄变得困难。
根据这种方法，能够着眼于漏泄②来控制衬底电压VBB的电平。因而，可补救由于从n+区3通过栅电极8的下部流向对置的n+区2的漏泄电流变大的缘故使更新的性能受到损害的一批器件，可实现成品率的提高。
实施例4其次，在存储器单元的漏泄电流中，考虑从n+区3通过LOCOS分离氧化膜6的下部流向相邻的n+区4的、图11中示出的模式③的漏泄电流。
图8示出此时的存储器单元监测器用的虚设存储器单元A13的结构。如图8所示，源极2和栅电极8接地。此外，虚设单元用的衬底1a接地。再者，如下面要描述的，栅氧化膜形成得较厚。将该虚设存储器单元A13与图6的存储器单元监测器的虚设存储器单元A12交换连接，作为此时的存储器单元监测器103的构成。
图9示出此时虚设存储器单元A13的MOS晶体管N13的剖面图及其连接情况。n+区(源极)2、栅电极8和虚设单元用的衬底1a接地。此外，栅氧化膜7形成得较厚，与元件间分离氧化膜6作成相同的状态。由此来模拟从n+区3通过LOCOS分离氧化膜6的下部流向相邻的n+区4的、图11中示出的模式③的漏泄电流。由该图9可知，由于衬底1a接地，n+区3与衬底1a之间的电压变小，流向衬底1a的漏泄电流变小，图示③的漏泄电流占支配地位。因此，通过使用图8和图9中示出的那种漏泄监测器用的存储器单元A13，可只着眼于漏泄③来监测漏泄电流。该漏泄电流，是在存储器单元的写入、读出工作时，对受到靠近的信号线影响的期间内的所谓干扰(disturb)更新周期有影响的漏泄电流。
这样，将图6的存储器单元漏泄监测器103的输出信号MC作为图3的衬底电压产生电路200的环形振荡器部分21的电源。如这样来构成，若漏泄③的电流变大，输出信号MC的电平上升，由于环形振荡器的周期变短，加到半导体衬底1上的衬底电压VBB变深。即，负电位向更负的方向变深一些。一旦衬底电压VBB向负的方向变深，则从n+区3通过LOCOS分离氧化膜6的下部流向相邻的n+区4的、图11中示出的模式③的漏泄电流的流动也变得困难。
根据这种方法，能够着眼于漏泄③来控制衬底电压VBB的电平。因而，可补救由于从n+区3通过LOCOS分离氧化膜6的下部流向相邻的n+区4的、图11中示出的模式③的漏泄电流变大的缘故使更新的性能受到损害的一批器件，可实现成品率的提高。
实施例5图10是示出本发明的另一个实施例的半导体存储器中的存储器单元漏泄监测器的图。
从上述的实施例的说明可看得很清楚，对于从n+区3流向衬底1的、图11中的模式①的那种漏泄电流，将衬底电压控制于变浅的方向，相反，对于从n+区3通过栅电极8的下部流向对置的n+区2的图示②的那种漏泄电流和从n+区3通过LOCOS分离氧化膜6的下部流向相邻的n+区4的图示③的那种漏泄电流，将衬底电压控制于变深的方向。由于这种衬底电压的控制因漏泄模式的不同而方向相反，故监测漏泄中哪种模式的漏泄是主要的，并采取相应的措施是有效的。本实施例涉及采取了这种措施的半导体存储器。
在图10中，101是用图4示出的虚设存储器单元A11置换了图1中示出的存储器单元漏泄监测器的虚设存储器单元A10后的存储器单元漏泄监测器，它输出输出信号MC。此外，104是用图6(或图8)中示出的虚设存储器单元A12(或A13)置换了图1中示出的存储器单元漏泄监测器的虚设存储器单元A10后的存储器单元漏泄监测器，它输出输出信号MC’。300是将漏泄监测器101的输出MC与漏泄监测器104的输出MC’进行比较而输出MC”的比较装置(比较器)。而且，将该比较器300的输出MC”作为电源电压加到图3中示出的衬底电压产生电路200上以代替电源电压MC。
通过使用图10的那种比较器300来比较输出MC和MC’，例如，如输出MC变大，即漏泄①的量变大，则比较器300的输出MC”下降，通过衬底电压产生电路200使半导体衬底1的衬底电压VBB变浅。另一方面，如输出MC’变大，即漏泄②(或③)的漏泄量变大，则比较器300的输出MC”上升，通过衬底电压产生电路200使半导体衬底1的衬底电压VBB变深。这样，将漏泄①与漏泄②(或③)进行比较，可确定衬底电压VBB的电平以减少大的一方的漏泄。因而，通过监测漏泄中哪种模式的漏泄是主要的，可最有效地控制衬底电压VBB的电平。换言之，通过将两个漏泄监测器与比较器组合在一起，能将漏泄量最大的漏泄模式作为优先考虑对象，来控制衬底电压VBB。因而，对于因工艺参数的离散度而存在几种模式的漏泄的这种情况，最有效地抑制漏泄，以补救更新的性能受到损害的一批器件，因而能够实现成品率的提高。
再有，在上述的各个实施例中，是对n沟道型MOS晶体管应用于存储器单元的例子进行说明的。但是，本发明不限于此，本发明的范围包括随着存储器晶体管的改变而相应地进行改变的情况。
如采用本发明，形成与在半导体衬底上形成的存储器单元相同的虚设存储器单元，监测其漏泄量，由此来控制半导体衬底衬底电压，以减少存储器电压的漏泄量，因此可根据存储器单元的更新操作的性能来控制衬底电位VBB的电平，故可使更新的间隔满足预定的要求。因而，可补救因工艺参数的离散度使更新性能受到损害的一批器件，可实现成品率的提高。
此外，如采用本发明，通过上述漏泄监测装置的输出信号，将衬底电压控制为变浅，这样可根据存储器单元的更新操作的性能来控制衬底电位VBB的电平，故可使更新的间隔满足预定的要求。因而，可补救更新性能受到损害的一批器件，可实现成品率的提高。
此外，如采用本发明，由于虚设存储器单元由MOS晶体管在虚设单元用的衬底上来构成；主要监测该MOS晶体管的源极与上述虚设单元用的衬底之间的漏泄电流，故可补救由于从n+区流向半导体衬底的漏泄电流变大的缘故使更新的性能受到损害的一批器件，可实现成品率的提高。
此外，如采用本发明，通过上述漏泄监测装置的输出信号，将衬底电压控制为变深，由此可使更新的间隔满足预定的要求，可补救更新性能受到损害的一批器件，可实现成品率的提高。
此外，如采用本发明，由于虚设存储器单元由MOS晶体管在虚设单元用的衬底上来构成；主要监测该MOS晶体管的源极与漏极之间的漏泄电流，故可补救由于工艺参数的离散度，从n+区通过栅电极的下部流向对置的n+区的漏泄电流变大的缘故使更新的性能受到损害的一批器件，可实现成品率的提高。
此外，如采用本发明，由于虚设存储器单元由MOS晶体管在虚设单元用的衬底上来构成；主要监测该MOS晶体管的从n+区通过LOCOS分离氧化膜的下部流向相邻的n+区的漏泄电流，故可补救由于工艺参数的离散度，从n+区通过LOCOS分离氧化膜的下部流向相邻的n+区的漏泄电流变大的缘故使更新的性能受到损害的一批器件，可实现成品率的提高。
此外，如采用本发明，由于配备与半导体衬底上形成的存储器单元同样地形成的至少2组虚设存储器单元，分别监测模式不同的漏泄电流并进行比较，将半导体衬底的衬底电压控制为可抑制漏泄量最大的模式的漏泄电流，故可对于因工艺参数的离散度而存在几种模式的漏泄电流的原因，最有效地抑制漏泄电流，可补救更新的性能受到损害的一批器件，能够实现成品率的提高。
此外，如采用本发明，至少2组虚设存储器单元由MOS晶体管在虚设单元用的衬底上构成；通过至少2组监测装置之一组，主要监测该MOS晶体管的源极与上述虚设单元用的衬底之间的漏泄电流，通过至少2组监测装置另一组，主要监测该MOS晶体管的源极与漏极之间的漏泄电流，并进行比较，由于将半导体衬底的衬底电压控制为可抑制漏泄量最大的模式的漏泄电流，故可对于因工艺参数的离散度而存在几种模式的漏泄电流的原因，最有效地抑制漏泄电流，可补救更新的性能受到损害的一批器件，能够实现成品率的提高。
权利要求
1.一种半导体存储器，其特征在于，备有与半导体衬底上形成的存储器单元同样地形成的虚设存储器单元；监测所述虚设存储器单元的漏泄电流，产生对应于所述漏泄量的输出信号的漏泄监测装置；加上所述漏泄监测装置的所述输出信号，控制所述半导体衬底的衬底电压以减少所述存储器单元的漏泄量的衬底电压产生装置。
2.权利要求1所述的半导体存储器，其特征在于通过所述漏泄监测装置的所述输出信号使所述衬底电压变浅，这样来进行控制。
3.权利要求2所述的半导体存储器，其特征在于所述虚设存储器单元由MOS晶体管在虚设单元用的衬底上来构成；主要监测该MOS晶体管的漏极与所述虚设单元用的衬底之间的漏泄电流。
4.权利要求1所述的半导体存储器，其特征在于通过所述漏泄监测装置的所述输出信号使所述衬底电压变深，这样来进行控制。
5.权利要求4所述的半导体存储器，其特征在于所述虚设存储器单元由MOS晶体管在虚设单元用的衬底上来构成；主要监测该MOS晶体管的源极与漏极之间的漏泄电流。
6.权利要求5所述的半导体存储器，其特征在于所述虚设存储器单元的栅绝缘膜与所述存储器单元的元件间分离绝缘膜同样地形成。
7.一种半导体存储器，其特征在于，备有在形成了存储器单元的半导体衬底上与所述存储器单元同样地形成的至少2组虚设存储器单元；分别监测所述至少2组虚设存储器单元的漏泄电流，产生对应于所述漏泄量的输出信号的至少2组漏泄监测装置；将所述至少2组漏泄监测装置的所述输出信号进行比较，产生输出信号的比较装置；加上所述比较装置的输出信号，控制所述半导体衬底的衬底电压以减少所述存储器单元的漏泄量的衬底电压产生装置。
8.权利要求7所述的半导体存储器，其特征在于所述虚设存储器单元由MOS晶体管在虚设单元用的衬底上构成；通过所述漏泄监测装置之一，主要监测该MOS晶体管的漏极与所述虚设单元用的衬底之间的漏泄电流，通过另一个所述漏泄监测装置，主要监测该MOS晶体管的源极与漏极之间的漏泄电流。
全文摘要
本发明的目的在于,在需要更新的DRAM中可使用因工艺参数的离散度等更新的性能受到损害的器件。解决方法是在半导体存储器中备有:监测与半导体衬底上形成的存储器单元同样地形成的虚设存储器单元的漏泄电流,产生与该漏泄量对应的输出信号的漏泄监测装置;根据该漏泄监测装置的输出信号来控制半导体衬底的衬底电压的衬底电压产生装置。
文档编号H01L21/8242GK1185629SQ9711543
公开日1998年6月24日 申请日期1997年7月23日 优先权日1996年12月19日
发明者福田达哉 申请人:三菱电机株式会社