非易失性存储器装置及其读方法与流程

本申请要求于2015年11月9日在韩国知识产权局提交的韩国专利申请No.10-2015-0156935的优先权，该申请的全部内容以引用方式并入本文中。

技术领域

本公开涉及一种半导体存储器装置，更具体地说，涉及一种能够提高数据可靠性和读性能的非易失性存储器装置。示例实施例还涉及一种该半导体存储器装置的数据读取方法。

背景技术：

半导体存储器装置可为易失性半导体存储器装置或者非易失性半导体存储器装置。易失性存储器装置的读写速度很快，但是易失性存储器装置在电源电压供应中断时丢失数据。另一方面，存储在非易失性半导体存储器装置中的数据在电源电压供应中断的情况下不会消失。因此，非易失性半导体存储器装置存储不管是否供应电源都要保存的内容。

非易失性半导体存储器装置通常包括闪速存储器装置。闪速存储器装置可用作信息装置的语音和图像数据存储介质，所述信息装置诸如计算机、蜂窝电话、智能电话、个人数字助理(PDA)、数码相机、摄影机、语音记录器、MP3播放器、手持PC、游戏台、传真机、扫描仪和打印机。为了将非易失性存储器装置安装在诸如智能电话的移动装置中，正在发展高容量、高速和低功率非易失性存储器装置的技术。

技术实现要素：

公开了一种非易失性存储器装置及其数据处理方法，其执行数据处理操作以减少(和/或最小化)错误位的发生。

本发明构思的示例实施例涉及一种非易失性存储器装置和数据处理方法，其多次执行感测操作并且在包括在感测结果中的数据当中选择和输出最佳数据，以确定装置中的特定数据状态。

根据本发明构思的示例实施例，一种非易失性存储器装置可包括单元阵列、连接至单元阵列的位线、页缓冲器和控制逻辑。所述单元阵列包括多个存储器单元。页缓冲器包括多个锁存集。页缓冲器通过位线连接至单元阵列。锁存集分别被构造为通过所述多条位线从存储器单元中的选择的存储器单元中感测数据。锁存集分别被构造为执行多个读操作，以确定一个数据状态。锁存集分别被构造为存储读操作的结果。控制逻辑被构造为控制页缓冲器，以使得锁存集按次序分别存储读操作的结果，以将存储在锁存集中的数据彼此比较，以及基于比较结果选择锁存集中的一个锁存集。

根据本发明构思的示例实施例，一种读取非易失性存储器装置的方法可包括以下步骤：在页缓冲器的第一锁存集中存储第一数据，通过执行用于确定选择的存储器单元的数据状态的第一读操作来获得第一数据；在页缓冲器的第二锁存集中存储第二数据，通过执行用于确定选择的存储器单元的数据状态的第二读操作来获得第二数据；基于将第一数据与第二数据进行比较对存储器单元的数量计数；以及基于存储器单元的计数数量来选择第一数据和第二数据之一。

根据本发明构思的示例实施例，一种读取非易失性存储器装置的方法可包括以下步骤：将第一数据存储在页缓冲器的第一锁存集中，通过执行用于确定所选择的存储器单元的数据状态的第一读操作来获得第一数据；将第二数据存储在页缓冲器的第二锁存集中，通过执行用于确定所选择的存储器单元的数据状态的第二读操作来获得第二数据；将第三数据存储在页缓冲器的第三锁存集中，通过执行用于确定所选择的存储器单元的数据状态的第三读操作来获得第三数据；利用第一数据和第二数据计算第一单元计数；利用第二数据和第三数据计算第二单元计数；以及基于第一单元计数和第二单元计数选择第一数据、第二数据和第三数据之一。

根据本发明构思的示例实施例，一种非易失性存储器装置包括：单元阵列，其包括多个存储器单元；连接至单元阵列的多条位线；连接至单元阵列的多条字线；页缓冲器，其通过位线连接至单元阵列，页缓冲器包括第一锁存器、第二锁存器和第三锁存器；行解码器，其通过字线连接至单元阵列；以及控制逻辑，其连接至页缓冲器和行解码器。所述控制逻辑被构造为利用行解码器和页缓冲器在单元阵列中的存储器单元当中被选择的存储器单元上执行芯片上谷搜索(OCVS)操作。OCVS操作包括：将第一数据至第三数据分别存储在第一数据锁存器至第三数据锁存器中；利用第一数据和第二数据确定第一单元计数；利用第二数据和第三数据确定第二单元计数；以及基于第一单元计数和第二单元计数来选择第一数据至第三数据之一作为期望读电平。通过在选择的存储器单元上分别执行第一读操作至第三读操作来获得第一数据至第三数据。第一读操作至第三读操作具有不同读电压条件和不同读发展条件之一。第一单元计数对应于阈电压在第一范围内的所选择的存储器单元的数量。第二单元计数对应于阈电压在不同于第一范围的第二范围内的所选择的存储器单元的数量。

附图说明

本发明构思的以上和其它特征将从如附图中所示的本发明构思的非限制性实施例的更具体的描述中变得清楚，附图中相同的附图标记在不同附图中始终指代相同部件。附图不一定按照比例绘制，其重点在于示出本发明构思的原理。在附图中：

图1是示出根据本发明构思的示例实施例的非易失性存储器装置的框图；

图2是示出图1所示的单元阵列和页缓冲器的框图；

图3是示出图1或图2所示的页缓冲器的结构的框图；

图4是示出存储器单元的常规读方法的图；

图5是示出根据本发明构思的示例实施例的读取非易失性存储器装置的方法的流程图；

图6是根据本发明构思的示例实施例的用于描述OCVS读操作的流程图；

图7是根据本发明构思的示例实施例的用于描述OCVS读操作的时序图；

图8是示出基于图7所示的控制信号的感测节点的电平变化的波形图；

图9是用于描述将根据本发明构思的示例实施例的OCVS读操作应用于TLC的MSB页的框图；

图10A至图10C分别是用于描述利用感测节点的三次锁存结果选择数据的方法的示意图；

图11A至图11D分别是用于描述利用感测节点的两次锁存结果选择数据的方法的示意图；

图12是用于描述根据本发明构思的示例实施例的OCVS读操作的时序图；

图13是用于描述根据本发明构思的另一实施例的OCVS读操作的时序图；

图14是用于描述根据本发明构思的示例实施例的用于描述OCVS读操作的另一时序图的示意图；

图15是用于描述根据图14所示的阈电压状态选择性地应用的OCVS读操作的特征的表；

图16A至图16C是用于描述根据图15的表中描述的次序来将OCVS读操作选择性地应用于各个页的时序图；

图17是示出包括在图1的存储器单元阵列中的存储器块中的第一存储器块的电路图；

图18是示出包括根据本发明构思的示例实施例的非易失性存储器系统的存储卡系统的框图；

图19是示出包括根据本发明构思的示例实施例的非易失性存储器系统的固态驱动器(SSD)系统的框图；以及

图20是示出包括根据本发明构思的示例实施例的非易失性存储器系统的用户系统的框图。

具体实施方式

现在，将参照其中示出了一些示例实施例的附图来更加全面地描述示例实施例。然而，示例实施例可按照多种不同形式实现，并且不应理解为限于本文阐述的实施例；相反，提供这些示例实施例以使得本公开是彻底和完整的，并且把本发明构思的示例实施例的范围完全传递给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区的厚度。图中的相同的附图标记和/或数字表示相同元件，因此可不重复对它们的描述。

下面，可使用NAND型闪速存储器装置作为根据本发明构思的示例实施例的非易失性存储器装置的示例。然而，从本文公开的信息中可容易地理解其它特征和性能。例如，根据本发明构思的示例实施例的技术可用于PRAM、MRAM、ReRAM、FRAM、NOR闪速存储器等中。

图1是示出根据本发明构思的示例实施例的非易失性存储器装置的框图。参照图1，非易失性存储器100可包括单元阵列110、行解码器120、页缓冲器130、输入/输出(I/O)缓冲器140、控制逻辑150、电压产生器160和单元计数器170。

单元阵列110可通过字线(WL)和/或选择线(SSL和GSL)连接至行解码器120。单元阵列110可通过位线BL连接至页缓冲器130。单元阵列110可包括多个NAND单元串。NAND单元串中的每一个的沟道可在竖直方向或水平方向上形成。根据本发明构思的示例实施例的单元阵列110可包括用于形成NAND单元串的多个存储器单元。可基于将要提供至位线BL和/或字线的电压对存储器单元进行编程、擦除和读取。可通过一个页执行编程操作，并且可通过一个块(例如，BLK0至BLKi之一)或者通过多个块(例如，BLK0至BLKi中的两个)执行擦除操作。

在本发明构思的示例实施例中，单元阵列110可设为三维(3D)存储器阵列。3D存储器阵列可以单片方式形成在存储器单元阵列的一个或多个物理层级中，所述存储器单元阵列具有设置在硅衬底上的有源区域和与存储器单元的操作相关的电路。与存储器单元的操作相关的电路可位于衬底中或位于衬底上。术语“单片”意指所述阵列的每个层级的各层直接沉积在所述阵列的每个下一层级的各层上。

在示例实施例中，非易失性存储器可实现为包括三维(3D)存储器阵列。3D存储器阵列可以单片方式形成在衬底(例如，诸如硅的半导体衬底或者绝缘体上半导体衬底)上。3D存储器阵列可包括存储器单元的两个或多个物理层级，所述存储器单元具有布置在衬底上方的有源区域和与这些存储器单元的操作关联的电路，无论这种关联电路位于所述衬底上或所述衬底中。所述阵列的每个层级的各层可直接沉积在所述阵列的每个下一层级的各层上。

在示例实施例中，3D存储器阵列可包括竖直地取向以使得至少一个存储器单元位于另一存储器单元上方的竖直NAND串。所述至少一个存储器单元可包括电荷俘获层。

以引用方式全文并入本文的以下专利文献描述了用于三维存储器阵列的合适的构造，其中三维存储器阵列被构造为多个层级，在各层级之间共享字线和/或位线：美国专利No.7,679,133；No.8,553,466；No.8,654,587；No.8,559,235；以及美国专利公开No.2011/0233648。

行解码器120可响应于地址ADD选择单元阵列110中的存储器块之一。行解码器120可响应于地址ADD选择已选中的存储器块的字线之一。行解码器120可将对应于操作模式的电压VWL发送至选择的存储器块的字线。在编程操作中，行解码器120可将编程电压和验证电压发送至选择的字线并且将通电压(pass voltage)发送至未选择的字线。在读操作中，行解码器120可将选择读电压发送至选择的字线并且将非选择读电压发送至未选择的字线。

页缓冲器130可作为写驱动器或者感测放大器而操作。在编程操作中，页缓冲器130可将对应于待编程数据的位线电压发送至存储器单元阵列110的位线。在读操作或者验证读操作中，页缓冲器130可通过位线BL感测存储在选择的存储器单元中的数据。包括在页缓冲器130中的多个页缓冲器PB0至PBn-1中的每一个可连接至一根或两根位线。

页缓冲器PB0至PBn-1中的每一个可执行感测和锁存操作，以执行根据本发明构思的示例实施例的芯片上谷搜索(on-chip valley search，OCVS)操作。也就是说，为了确定存储在根据控制逻辑150的控制而选择的存储器单元中的一个数据的数据状态，页缓冲器PB0至PBn-1中的每一个可执行多个感测操作。而且，在分别存储通过感测操作感测的数据之后，页缓冲器PB0至PBn-1可在控制逻辑150的控制下选择一个数据。也就是说，为了确定所述一个数据的数据状态，页缓冲器PB0至PBn-1中的每一个可多次执行感测操作。而且，页缓冲器PB0至PBn-1中的每一个可选择或者输出根据控制逻辑150的控制而感测的多个数据中的最佳数据。将参照附图详细描述所述感测、锁存和选择操作。

I/O缓冲器140可将从外部装置提供的数据提供至页缓冲器130。I/O缓冲器140可将从外部装置提供的命令CMD提供至控制逻辑150。I/O缓冲器140可将从外部装置提供的地址ADD提供至控制逻辑150或者行解码器120。另外，I/O缓冲器140可将通过页缓冲器130感测和锁存的数据输出至外部装置。

控制逻辑150可响应于来自外部装置的命令CMD控制页缓冲器130和行解码器120。控制逻辑150可控制页缓冲器130和行解码器120以对根据命令CMD选择的存储器单元执行编程操作、读操作和擦除操作。

具体地说，控制逻辑150可针对根据本发明构思的示例实施例的OCVS操作而控制页缓冲器130和电压产生器160。为了确定所选择的存储器单元中的每一个的特定状态，控制逻辑150可控制页缓冲器130多次执行感测操作。而且，控制逻辑150可控制页缓冲器PB0至PBn-1将与通过多次执行感测操作获得的感测结果中的每一个相对应的感测数据存储在包括在页缓冲器PB0至PBn-1中的每一个中的多个锁存集中。而且，控制逻辑150可执行从通过多次执行感测操作获得的数据中选择最佳数据的操作。为了选择最佳数据，控制逻辑150可使用单元计数器170提供的计数结果nC。也就是说，控制逻辑150可控制页缓冲器130以从感测结果中选择和输出最靠近谷部的感测结果。为了执行该操作，控制逻辑150可包括OCVS电路155。

在控制逻辑150的控制下，电压产生器160可产生将分别提供至字线的各种字线电压和将提供至其中形成有存储器单元的本体(bulk)(例如，阱区)的电压。在将分别提供至字线的字线电压中可存在编程电压、通电压以及选择和非选择读电压。

单元计数器170可根据页缓冲器130中的感测数据对这样的存储器单元进行计数，所述存储器单元中的每一个对应于特定阈电压范围。例如，单元计数器170可处理页缓冲器PB0至PBn-1中的每一个中的感测数据，以对每一个均具有特定阈电压范围内的阈电压的各个存储器单元的数量进行计数。

根据本发明构思的示例实施例的非易失性存储器装置100可对所选择的存储器单元执行多个感测操作。而且，非易失性存储器装置100可选择多个感测数据中的最佳数据，以输出选择的数据作为外部装置请求的数据。根据本发明构思的示例实施例的非易失性存储器装置100可选择利用非易失性存储器装置100中的最佳读电压感测的数据，从而提供高可靠性的数据。

图2是示出图1所示的单元阵列和页缓冲器的框图。参照图2，页缓冲器PB0至PBn-1可分别连接至位线BL0至BLn-1。位线BL0至BLn-1可分别连接至NAND单元串111、112、113、……、和114。

包括在单元阵列110中的NAND单元串111、112、113、……、和114可通过串选择晶体管(例如，SST)分别与位线BL0至BLn-1连接。串选择晶体管中的每一个的栅极端子可连接至串选择线SSL。而且，NAND单元串111、112、113、……、和114中的每一个可通过地选择晶体管(例如，GST)中的每一个连接至共源极线CSL。地选择晶体管中的每一个的栅极端子可连接至地选择线GSL。

页缓冲器PB0可通过位线BL0与NAND单元串111连接。在编程操作中，页缓冲器PB0可设置位线BL0或为位线BL0预充电。在读操作中，页缓冲器PB0可为位线BL0预充电，并且可感测所选择的存储器单元是导通还是关断。用于将电源电压(VDD)供应至位线的晶体管可被包括在页缓冲器PB0中。而且，页缓冲器PB0可从控制逻辑150接收用于控制晶体管的控制信号S_CTRL。

在示例实施例中，控制信号S_CTRL可设为多个控制信号(例如，BLSHF、BLSLT和BLSETUP)。位线BL0至BLn-1可基于各控制信号被预充电和发展。

页缓冲器PB1至PBn-1可基于与上述页缓冲器PB0的预充电操作相同的程序分别为与其连接的位线预充电。

图3是示出图1或图2所示的页缓冲器的结构的框图。参照图3，连接至位线BL的页缓冲器可连接至NAND单元串111(参照图2)的存储器单元。页缓冲器可包括连接至位线BL的感测节点SO。而且，页缓冲器可包括多个锁存器131至134，它们中的每一个可连接至感测节点SO。

在读操作中，位线BL可通过控制逻辑150被预充电。例如，当使负载信号LOAD和控制信号BLSHF有效(例如，通过控制逻辑150使有效)时，位线BL可被预充电至特定电平(例如，VBL)。在这种情况下，高电压晶体管HNM1可基于位线选择信号BLSLT保持导通状态。可通过控制逻辑150提供位线选择信号BLSLT。

接着，当使负载信号LOAD无效(例如，通过控制逻辑150使无效)时，由于在感测节点SO被充电的电荷导致的电流可通过由控制信号BLSHF导通的晶体管NM1流入位线BL。当选择的存储器单元是导通的单元时，在感测节点SO被充电的电荷可通过位线BL和单元串的沟道被放电至共源极线CSL。在这种情况下，因为从感测节点SO流至位线BL的电流相对大，所以感测节点SO的电压下降的速度可相对快。另一方面，当选择的存储器单元是关断的单元时，在感测节点SO被充电的电荷可能难以通过位线BL被放电至共源极线CSL。因此，因为从感测节点SO流至位线BL的电流相对小，所以感测节点SO的电压下降的速度可相对慢。

在OCVS读操作中，根据本发明构思的示例实施例的页缓冲器可将多个感测结果存储在锁存器131至134中。例如，在第一编程状态(S1)与第二编程状态(S2)之间，可将不同电平的读电压提供至选择的存储器单元，以执行OCVS读操作。而且，关于根据每个读电压选择的存储器单元是导通还是关断的信息可被按次序存储在锁存器131至134中。在锁存器131至134中，可提供(例如，从控制逻辑150提供)用于存储感测节点SO的发展状态的锁存器控制信号LTCH_1、LTCH_2、LTCH_3、……和Dump。

接着，可利用存储在锁存器131至134中的数据对阈电压介于不同电平的读电压之间的存储器单元的数量进行计数。可与上述单元计数器170相同地执行单元计数操作。例如，假设基于第一读电压的感测结果被存储在页缓冲器PB0至PBn-1中的每一个的第一锁存器LT_1中，并且基于第二读电压的感测结果被存储在页缓冲器PB0至PBn-1中的每一个的第二锁存器LT_2中。当执行关于存储在页缓冲器PB0至PBn-1中的每一个的第一锁存器LT_1中的位和存储在页缓冲器PB0至PBn-1中的每一个的第二锁存器LT_2中的位的异或(XOR)操作时，可计算阈电压在第一读电压与第二读电压之间的存储器单元的数量。另外，可根据存储在锁存器中的每一个中的位的值利用具有差分放大器形式的电流比较器来执行存储器单元的数量的计算和比较。

虽然未示出，但是可控制一个锁存器(例如，LT_1)按次序仅锁存感测节点SO的状态。而且，在锁存器LT_2、LT_3、……、和LT_C中，可控制从锁存器LT_1复制数据。而且，可使用一个锁存器(例如，LT_C)以输出从锁存器中选择的一个锁存器的数据。

以上，描述了用于执行OCVS读操作的页缓冲器的结构。页缓冲器PB0至PBn-1中的每一个的结构可与所示出的页缓冲器的结构基本相同。

图4是示出存储器单元的常规读方法的图。参照图4，可通过关于一个单元存储3位数据的三级单元(TLC)的页来公开读方法。

为了读取最低有效位(LSB)页，可将读电压RD1提供至选择的存储器单元的字线。而且，可感测所选择的存储器单元基于读电压RD1是导通还是关断，并且关于所选择的存储器单元是导通还是关断的信息可被存储在多个锁存器之一中。可根据阈电压低于读电压RD1的存储器单元(例如，导通单元)的感测结果来锁存逻辑高。可根据阈电压等于或高于读电压RD1的存储器单元(例如，关断单元)的感测结果来锁存逻辑低。接着，可将读电压RD5提供至选择的存储器单元的字线。而且，被感测为基于读电压RD5导通的单元的存储器单元可保持先前锁存的逻辑低。而且，被感测为基于读电压RD5关断的单元的存储器单元可保持通过切换先前锁存的逻辑低而获得的逻辑高。在完成该处理之后，可输出LSB页的读取结果。

为了读取中间有效位(CSB)页，可将读电压RD2提供至选择的存储器单元的字线。而且，可在与每一个均被感测为基于读电压RD2导通的单元的各个存储器单元相对应的页缓冲器中锁存逻辑高，并且可在与每一个均被感测为基于读电压RD2关断的单元的各个存储器单元相对应的页缓冲器中锁存逻辑低。而且，与每一个均被感测为基于读电压RD4导通的单元的各个存储器单元相对应的页缓冲器可保持先前被感测的逻辑值，并且可在与每一个均被感测为基于读电压RD4关断的单元的各个存储器单元相对应的页缓冲器中锁存逻辑高。最后，与每一个均被感测为基于读电压RD6导通的单元的各个存储器单元相对应的页缓冲器可保持先前被感测的逻辑值，并且可在与每一个均被感测为基于读电压RD6关断的单元的各个存储器单元相对应的页缓冲器中锁存逻辑低。

为了读取最高有效位(MSB)页，可将读电压RD3提供至选择的存储器单元的字线。而且，可感测所选择的存储器单元基于读电压RD3是导通还是关断，并且关于所选择的存储器单元是导通还是关断的信息可被存储在多个锁存器之一中。可在与每一个均被感测为基于读电压RD3导通的单元的各个存储器单元相对应的页缓冲器中锁存逻辑高，可在与每一个均被感测为基于读电压RD3关断的单元的各个存储器单元相对应的页缓冲器中锁存逻辑低。接着，可将读电压RD7提供至选择的存储器单元的字线。而且，与每一个均被感测为基于读电压RD7导通的单元的各个存储器单元相对应的页缓冲器的逻辑值可保持先前被感测的逻辑值。而且，与每一个均被感测为基于读电压RD7关断的单元的存储器单元相对应的页缓冲器可保持通过切换先前锁存的逻辑低而获得的逻辑高。在完成该处理之后，可输出MSB页的读取结果。

以上，作为示例，描述了三级单元(TLC)的常规读操作。在常规读操作中，可由于存储器单元的劣化而发生读取失败。根据本发明构思的示例实施例的非易失性存储器装置100可基于外部请求或内部判定来执行用于提供高可靠性的OCVS读操作，并且可将结果提供至外部装置。

图5是示出根据本发明构思的示例实施例的读取非易失性存储器装置的方法的流程图。参照图5，非易失性存储器装置100可基于从正常读模式和OCVS读模式当中设置的读模式来执行读操作。当提供读命令时，可开始根据本发明构思的示例实施例的读操作。

在操作S110中，非易失性存储器装置100可识别与请求的读操作相关联的整体设置值。例如，控制逻辑150可检查请求读取的页是MSB页、CSB页还是LSB页。可替换地，控制逻辑150可检查用于读取所选择的页的读电压的施加次序。而且，控制逻辑150可检查当前读操作的模式是正常读模式还是OCVS读模式。在正常读模式下，可仅提供一次读电压来确定关于存储器单元的一个数据状态。另一方面，在OCVS读模式下，为了确定一个数据状态，可多次提供不同电平的读电压，并且可执行关于感测结果的比较操作。

在操作S120中，可出现根据设置的操作模式的操作分支。如果关于读操作的模式不是OCVS读模式(例如，“否”方向)，则程序可前进至操作S130。另一方面，如果关于读操作的模式是OCVS读模式(例如，“是”方向)，则程序可前进至操作S150。

在操作S130中，为了确定关于存储器单元的一个数据状态，控制逻辑150可控制电压产生器160和页缓冲器130执行提供一次读电压的正常读操作。也就是说，在将读电压提供至选择的存储器单元的字线之后，页缓冲器130可感测选择的存储器单元是导通还是关断。在操作S140中，感测的数据可锁存在页缓冲器130的锁存器中。

在操作S150中，为了确定关于存储器单元的一个数据状态，控制逻辑150可控制电压产生器160和页缓冲器130执行多次提供读电压的OCVS读操作。在OCVS读模式下，为了确定关于选择的存储器单元的一个数据状态，可提供不同电平的多个读电压。可替换地，可执行相同的读操作以确定选择的存储器单元的一个数据状态，但是可按照在不同的发展时间锁存感测节点SO的电平的方式执行OCVS读操作。

在操作S160中，控制逻辑150可确定读操作是否完成。当确定关于选择的页或存储器单元的读操作完成时，程序可前进至操作S170。然而，当需要关于选择的存储器单元的额外读操作时，程序可返回至操作S120。

在操作S170中，可将在正常操作模式或OCVS读模式下感测的数据输出至外部装置。

以上，描述了根据本发明构思的示例实施例的在选择性读模式下执行读操作的方法。在OCVS模式下，为了确定所选择的状态，控制逻辑150可多次执行感测操作，可比较感测结果，并且可输出最佳读取结果。

图6是用于描述根据本发明构思的示例实施例的OCVS读操作的流程图。参照图6，示出了图5的操作S150所示的OCVS读操作。

在操作S151中，可设置读计数。读计数可指关于所选择的存储器单元的搜索读操作的次数。例如，当所选择的存储器单元是TLC时，读计数可指用于将编程状态(P1)与擦除状态(E0)区分开以读取LSB页的读操作的次数。也就是说，在擦除状态(E0)与编程状态(P1)之间的阈电压区间中，读计数可指施加不同电平的读电压的次数。可替换地，可将相同的读电压提供至所选择的存储器单元，而读计数可指在感测节点的发展(develop)时段中执行的数据锁存操作的次数。这里，读计数可设为3或更大或者可设为2。

在操作S152中，可感测根据与相应的读计数对应的读电压的电平而选择的存储器单元。可替换地，关于所选择的存储器单元在对应于读计数的发展时间中是导通还是关断的信息可被存储在页缓冲器130的感测锁存器中。

在操作S153中，感测的数据可被存储在用于存储数据的锁存器中。这里，可将用于感测数据和用于锁存所感测的数据的操作看作一个处理，这是因为虽然存在用于对感测节点SO的发展状态进行感测的单独的感测锁存器，但是多个锁存器中的每一个执行感测锁存功能并且执行数据存储功能。

在操作S154中，可确定读计数是否为所设置的最终读计数。最终读计数可为在操作S151中设置的值。如果当前执行的读操作的读计数不是最终读计数，则程序可前进至操作S155。另一方面，如果当前执行的读操作的读计数是最终读计数，则程序可前进至操作S156。

在操作S155中，可增加读计数。而且，程序可前进至用于对应于增加后的读计数的感测和锁存操作的操作S152。

在操作S156中，可执行选择这样锁存的多个读取结果中的一个读取结果的操作。也就是说，可通过将靠近谷部的读取结果进行比较来选择对应于最佳读取结果的锁存值。将参照附图详细描述在存储于锁存器中的读取数据当中选择最佳读取数据的方法。

图7是用于描述根据本发明构思的示例实施例的OCVS读操作的时序图。参照图3和图7，可根据在不同发展时段中多次锁存感测节点并存储感测的结果的方法来执行OCVS读操作。

从时间T0至时间T1，可执行预充电操作。可对分别连接至页缓冲器PB0至PBn-1的位线BL0至BLn-1和感测节点SO充电以执行预充电操作。例如，当使控制信号BLSHF和BLSLT以及负载信号LOAD有效时，感测节点SO和位线BL中的每一个可被预充电至特定电平。

在时间T1，当通过高电平使负载信号LOAD有效时，PMOS晶体管PM1可截止，因此从电源电压至感测节点SO的电流供应可中断。在该情况下，感测节点SO的电平可根据基于存储器单元是导通还是关断而流入位线BL的电流的大小而改变。当选择的存储器单元是导通的单元时，流入位线的电流可相对大。因此，感测节点SO的电平可相对快速地降低。另一方面，当选择的存储器单元是关断的单元时，感测节点SO的电平可保持在近乎恒定的电平。

然而，阈电压分布在谷部周围的存储器单元可为处于导通的单元与关断的单元之间的界限的存储器单元。因此，关于存储器单元的对导通的单元与关断的单元的区分可根据发展时间而改变。也就是说，即使发展时间稍微减少，也可将阈电压分布在谷部周围的存储器单元中的每一个确定为关断的单元。另一方面，即使发展时间稍微增加，也可将阈电压分布在谷部周围的存储器单元中的每一个确定为导通的单元。也就是说，在阈电压电平与要提供至字线的读电压电平相似的存储器单元中，可通过减少发展时间，来与利用增大的读电压的感测操作相同地执行感测操作。另一方面，在阈电压电平与要提供至字线的读电压电平相似的存储器单元中，可通过增加发展时间，来与利用减小的读电压的感测操作相同地执行感测操作。

因此，在发展时间改变的时间点多次对感测节点SO进行感测的步骤可与改变字线电压并且为位线预充电和感测位线的步骤相同。

可在比时间T2早Δt的时间点(例如，T2-Δt)使控制信号LTCH_1的脉冲有效。也就是说，在相同读电压的条件下，可提供用于将对应于感测节点SO状态的逻辑值锁存在页缓冲器PB0至PBn-1中的每一个的第一锁存器LT_1中的控制信号LTCH_1的脉冲。而且，在时间T2，可提供用于将感测节点SO的状态锁存在页缓冲器PB0至PBn-1中的每一个的第二锁存器LT_2中的控制信号LTCH_2的脉冲。而且，可在比时间T2晚Δt的时间点(例如，T2+Δt)提供用于将感测节点SO的状态锁存在页缓冲器PB0至PBn-1中的每一个的第三锁存器LT_3中的控制信号LTCH_3的脉冲。为了增大读取分辨率，可进一步减小时间差Δt，并且可进一步多次执行感测和锁存操作。

图8是示出基于图7所示的控制信号的感测节点SO的电平变化的波形图。参照图8，可简要地示出根据存储器单元的阈电压电平的感测节点SO的电平变化和根据发展时段的锁存结果。可将从时间T0至时间T1的间隔称作“预充电时段”，可将从时间T1至时间T2的间隔称作“发展时段”，并且可将时间T2之后的间隔称作“锁存时段”。如在图7中描述的，在发展时段中，可使负载信号LOAD无效，并且在锁存时段中，可使控制信号BLSHF无效。

在预充电时段中，可使负载信号LOAD和控制信号BLSHF二者有效，并且位线和感测节点可被预充电。在预充电时段中，位线电压VBL可被充电至第一电压电平V1。在预充电时段中，感测节点SO可被充电至感测节点电压VSO。

在时间T1，当发展时段开始时，可使负载信号LOAD无效。在该区间中，控制信号BLSHF可仍然保持在有效状态。因此，在感测节点SO被充电的电荷可基于存储器单元的阈电压状态而移动至位线BL。

就阈电压相对高于读电压的强关断单元而言，感测节点SO的电平变化可相对小。在发展时段中，关于强关断单元的感测节点SO的电压电平的改变可与对应于虚线的曲线C0对应。就阈电压相对低于读电压的强导通单元而言，感测节点SO的电平变化可相对大。在发展时段中，关于强导通单元的感测节点SO的电压电平的改变可对应于曲线C1。强关断单元或强导通单元受发展时间的轻微改变的影响可不明显。

用于感测存储器单元的感测节点SO的电压改变可对应于曲线C2、C3和C4，并且存储器单元中的每一个的阈电压可位于读电压附近。曲线C2示出了阈电压稍低于读电压的存储器单元的发展斜坡。曲线C3示出了阈电压几乎与读电压相似的存储器单元的发展斜坡。曲线C4示出了阈电压稍高于读电压的存储器单元的发展斜坡。

可在比时间T2更早的锁存时间提供用于锁存存储器单元的感测节点SO的第一锁存信号LTCH_1。当响应于第一锁存信号LTCH_1锁存感测节点的状态时，就强关断单元而言，可锁存对应于关断的单元的逻辑值，并且就强导通的单元而言，可锁存对应于导通的单元的逻辑值。然而，就对应于曲线C2的存储器单元(其中的每一个的阈电压相对低)而言，可锁存对应于导通的单元的逻辑值。另一方面，就对应于曲线C3和C4的存储器单元而言，可响应于第一锁存信号LTCH_1锁存对应于关断的单元的逻辑值。

当响应于第二锁存信号LTCH_2锁存感测节点时，如在第一锁存信号LTCH_1中那样，就强关断单元(对应于C0)而言可锁存逻辑低，并且就强导通单元(对应于C1)而言可锁存逻辑高。然而，就具有对应于曲线C2的阈电压的存储器单元而言，可锁存对应于导通的单元的逻辑值。另一方面，就对应于曲线C3的存储器单元而言，可响应于第二锁存信号LTCH_2锁存断路电平V2的感测节点SO的电压电平。也就是说，可不区分逻辑低和逻辑高。就对应于曲线C4的存储器单元而言，可响应于第二锁存信号LTCH_2锁存对应于关断的单元的逻辑值。

当响应于第三锁存信号LTCH_3锁存感测节点时，如在第一锁存信号LTCH_1中那样，就强关断单元(对应于C0)而言可锁存逻辑低，并且就强导通单元(对应于C1)而言可锁存逻辑高。然而，就具有对应于曲线C2和C3的阈电压的存储器单元而言，可锁存对应于导通的单元的逻辑高。而且，就对应于曲线C4的存储器单元而言，可响应于第三锁存信号LTCH_3锁存对应于关断的单元的逻辑低。

以上，为了确定一个数据状态，描述了在不同的发展时段将感测节点SO的状态锁存为逻辑值的方法。这可基本上与基于发展时段将不同电平的读电压提供至字线相似。可将相对于一个上述数据状态执行的OCVS读操作选择性地应用于读电压中的每一个，或者根据读电压选择性地应用。

图9是用于描述将根据本发明构思的示例实施例的OCVS读操作应用于TLC的MSB页的框图。参照图9，为了按照OCVS方式读TLC的MSB页，可执行基于读电压RD3的读操作和基于读电压RD7的读操作。然后，可执行用于初始化页缓冲器和字线电压的读恢复。

为了基于读电压RD3执行OCVS读操作，可将位线和感测节点SO预充电。可将读电压RD3提供至所选择的存储器单元的字线。当完成预充电操作时，可在页缓冲器PB0至PBn-1(参照图2)中执行发展操作，其用于根据存储器单元的状态而产生感测节点SO的电压变化。而且，可响应于按次序提供的锁存信号LTCH_1、LTCH_2和LTCH_3锁存所选择的存储器单元在不同的发展时间的状态。在这种情况下，可将锁存的数据存储在包括在页缓冲器PB0至PBn-1中的每一个中的多个锁存器中。

为了执行基于读电压RD7的OCVS读操作，可将位线和感测节点SO预充电。可将读电压RD7提供至选择的存储器单元的字线。当预充电操作完成时，可在页缓冲器PB0至PBn-1中执行发展操作，其用于根据存储器单元的状态而产生感测节点SO的电压变化。而且，可响应于锁存信号LTCH_1、LTCH_2和LTCH_3锁存所选择的存储器单元在不同发展时段的数据状态，并且可将锁存的数据存储在包括在页缓冲器PB0至PBn-1中的每一个中的多个锁存器中。

具体地说，可在基于读电压RD7的读操作的预充电时段中执行关于锁存在页缓冲器PB0至PBn-1中的每一个的锁存器中的数据的比较和选择操作。也就是说，通过将响应于第一锁存信号LTCH_1锁存的数据与响应于第二锁存信号LTCH_2锁存的数据进行比较，可对存储器单元计数。也就是说，通过将响应于第二锁存信号LTCH_2锁存的数据与响应于第三锁存信号LTCH_3锁存的数据进行比较，可对存储器单元计数。可通过比较关于被计数的存储器单元的数量来选择响应于锁存信号LTCH_1、LTCH_2和LTCH_3中的每一个而锁存的数据集之一。在图9中，将该处理示为数据修复。当选择一个数据集时，可重置其余两个数据集。因此，存储其余两个数据集的锁存集可存储在重置锁存器集之后的发展时段和锁存时段中的感测节点SO的状态值。

当完成基于读电压RD7的OCVS读操作时，可按照流水线方式执行数据比较和选择操作以及读恢复。在读恢复时段中，位线BL0至BLn-1和感测节点SO可返回至初始电压电平。在这种情况下，可通过读电压RD7的条件下的比较操作来选择响应于锁存信号LTCH_1、LTCH_2和LTCH_3中的每一个而锁存的数据集之一。而且，可通过处理基于读电压RD3的OCVS结果和基于读电压RD7的OCVS结果来确定MSB数据。

图10A至图10C分别是用于描述利用感测节点SO的三次锁存结果选择数据的方法的示意图。图10A示出了当每一个均通过OCVS读操作感测的各个存储器单元的阈电压位于谷的左侧时的数据选择方法。图10B示出了当被感测的存储器单元的阈电压位于谷的中心时的数据选择方法。图10C示出了当每一个均通过OCVS读操作感测的各个存储器单元的阈电压位于谷的右侧时的数据选择方法。

参照图10A，存储在锁存集中的阈电压电平可根据用于区分存储器单元的两种状态S1和S2的OCVS读操作来进行建模。也就是说，当在不同发展时段感测存储器单元时或者当利用不同电平的读电压感测存储器单元时可示出其中示出了存储器单元的阈电压位置的分布图。例如，当在相同的读电压条件下响应于第一锁存信号LTCH_1以逻辑电平锁存时，感测节点SO的状态可被匹配为利用①电平的读电压感测和锁存的结果。当在相同的读电压条件下响应于第二锁存信号LTCH_2以逻辑电平锁存时，感测节点SO的状态可被匹配为利用②电平的读电压感测和锁存的结果。而且，当在相同的读电压条件下响应于第三锁存信号LTCH_3以逻辑电平锁存时，感测节点SO的状态可被匹配为利用③电平的读电压感测和锁存的结果。对应于①电平的锁存结果可被称作“第一锁存集”。也就是说，第一锁存集可指多个锁存集中的存储响应于第一锁存信号LTCH_1锁存的数据的锁存集。也就是说，第二锁存集可指多个锁存集中的存储响应于第二锁存信号LTCH_2锁存的数据的锁存集。也就是说，第三锁存集可指多个锁存集中的存储响应于第三锁存信号LTCH_3锁存的数据的锁存集。

在这种假设下，当将第一锁存集与第二锁存集进行比较时可对阈电压在①电平与②电平之间的存储器单元计数。例如，当对于锁存在第一锁存集和第二锁存集中的每一个中的数据执行XOR操作时，可对阈电压在①电平与②电平之间的存储器单元的数量nC1计数。类似地，可对阈电压在②电平与③电平之间的存储器单元的数量nC2计数。可在图1所示的单元计数器170中执行计数操作。

当对关于存储器单元的数量nC1和nC2计数时，可比较关于被计数的存储器单元的数量。当确定存储器单元的数量nC1大于存储器单元的数量nC2时，控制逻辑150可选择对应于③电平的锁存集。也就是说，可将对应于谷的读取结果确定为存储在第三锁存集中的数据。

参照图10B，将描述与图10A对比的基于谷执行OCVS读操作的情况。可通过将第一锁存集与第二锁存集进行比较来对阈电压在①电平与②电平之间的存储器单元计数。可通过页缓冲器的第一锁存集与第二锁存集的比较对阈电压在①电平与②电平之间的存储器单元的数量nC1计数。类似地，可对阈电压在②电平与③电平之间的存储器单元的数量nC2计数。

当对关于存储器单元的数量nC1和nC2中的每一个计数时，可比较关于被计数的存储器单元的数量。当确定存储器单元的数量nC1等于或大于存储器单元的数量nC2时，控制逻辑150可选择对应于②电平的锁存集。也就是说，可将对应于谷的读取结果确定为存储在第二锁存集中的数据。

参照图10C，将描述与图10B对比的当阈电压位于谷的右侧时执行OCVS读操作的情况。可通过将第一锁存集与第二锁存集进行比较对阈电压位于①电平与②电平之间的存储器单元计数。可通过页缓冲器的第一锁存集与第二锁存集的比较对阈电压在①电平与②电平之间的存储器单元的数量nC1计数。类似地，可对阈电压在②电平与③电平之间的存储器单元的数量nC2计数。

当对关于存储器单元的数量nC1和nC2中的每一个计数时，可比较关于被计数的存储器单元的数量。当存储器单元的数量nC2大于存储器单元的数量nC1时，控制逻辑150可选择对应于①电平的锁存集。也就是说，可将对应于谷的读取结果确定为存储在第一锁存集中的数据。

图11A至图11D分别是用于描述利用感测节点SO的两次锁存结果选择数据的方法的示意图。

参照图11A，当在相同的读电压条件下响应于第一锁存信号LTCH_1通过逻辑电平锁存时，感测节点SO的状态可被匹配为利用①电平的读电压感测和锁存的结果。当在相同的读电压条件下响应于第二锁存信号LTCH_2通过逻辑电平锁存时，感测节点SO的状态可被匹配为利用②电平的读电压感测和锁存的结果。对应于①电平的锁存的结果可被称作“第一锁存集”。也就是说，第一锁存集可指多个锁存集中的存储响应于第一锁存信号LTCH_1锁存的数据的锁存集。而且，第二锁存集可指多个锁存集中的存储响应于第二锁存信号LTCH_2锁存的数据的锁存集。

而且，假设包括在两种状态S1和S2中的每一个中的存储器单元的数量相同。在该假设下，可利用第一锁存集对在对应于状态S1的存储器单元当中每一个的阈电压均低于①电平的各个存储器单元进行计数。而且，可利用第二锁存集对在对应于状态S2的存储器单元当中每一个的阈电压均高于②电平的各个存储器单元进行计数。

当对关于存储器单元的数量nC1和nC2计数时，可比较关于被计数的存储器单元的数量。当确定存储器单元的数量nC1小于存储器单元的数量nC2时，控制逻辑150可选择对应于②电平的锁存集。也就是说，可将对应于谷的读取结果确定为存储在第二锁存集中的数据。

参照图11B，将描述与图11A对比的基于谷来执行OCVS读操作的情况。当对关于存储器单元的数量nC1和nC2计数时，可比较关于被计数的存储器单元的数量。当确定存储器单元的数量nC1与存储器单元的数量nC2相同或相似时，控制逻辑150可随机选择第一锁存集和第二锁存集之一并且可输出选择的那一个。

参照图11C，将描述与图11B对比的当阈电压位于谷的右侧时执行的OCVS读操作的情况。可通过将第一锁存集与第二锁存集进行比较对阈电压位于①电平与②电平之间的存储器单元计数。可通过处理页缓冲器130的第一锁存集和第二锁存集中的每一个的数据来对关于存储器单元的数量nC1和nC2计数。

当对关于存储器单元的数量nC1和nC2中的每一个计数时，可比较关于被计数的存储器单元的数量。当存储器单元的数量nC2大于存储器单元的数量nC1时，控制逻辑150可选择对应于①电平的锁存集。也就是说，可将对应于谷的读取结果确定为存储在第一锁存集中的数据。

在上述状态S1和S2中的每一个中，图11A至图11C示出了对每一个的阈电压均小于或等于特定电平或者每一个的阈电压均大于或等于特定电平的各个存储器单元进行计数的方法。也就是说，示出了在MLC或TLC中对具有作为OCVS的目标的特定状态的存储器单元的数量进行计数的方法。

如图11D所示，读电压RD3a可对应于图11A中的①电平的读电压，读电压RD3b可对应于图11A中的②电平的读电压。可通过从基于①电平的读取结果(例如，导通的单元的数量)中减去在两种状态下分配的存储器单元的数量(例如，2/8)来计算存储器单元的数量nC1。而且，可通过从基于②电平的读取结果(例如，关断的单元的数量)中减去在四种状态下分配的存储器单元的数量(例如，4/8)来计算存储器单元的数量nC2。

图12是用于描述根据本发明构思的示例实施例的OCVS读操作的时序图。参照图12，为了执行OCVS读操作，可应用直接改变提供至字线的读电压的方法，而不是控制发展时段的方法。可将在TLC的MSB页的读操作中应用OCVS读操作的情况作为示例来提供。

为了执行关于MSB页的OCVS读操作，可将读电压RD3_1施加至所选择的存储器单元的字线。而且，当通过页缓冲器PB0至PBn-1完成了关于位线和感测节点的预充电和发展操作时，可以脉冲的形式使第一锁存信号LTCH_1有效。此时，可将对应于读电压RD3_1的OCVS读操作的结果存储在第一锁存集中。

接着，可将读电压RD3_2施加至选择的存储器单元的字线。读电压RD3_2可高于读电压RD3_1，但是可为用于确定相同数据状态的电压。当通过页缓冲器PB0至PBn-1完成了关于位线和感测节点的预充电和发展操作时，可以脉冲的形式使第二锁存信号LTCH_2有效。此时，可将对应于读电压RD3_2的OCVS读操作的结果存储在页缓冲器PB0至PBn-1的第二锁存集中。

而且，可将读电压RD3_3施加至选择的存储器单元的字线。读电压RD3_3可高于读电压RD3_2，但是可为用于确定与读电压RD3_1或读电压RD3_2中相同的数据状态的电压。当通过页缓冲器PB0至PBn-1完成了关于位线和感测节点的预充电和发展操作时，可以脉冲的形式使第三锁存信号LTCH_3有效。此时，可将对应于读电压RD3_3的OCVS读操作的结果存储在页缓冲器PB0至PBn-1的第三锁存集中。

然后，当比较存储在第一锁存集至第三锁存集中的结果时，可选择一个锁存集。可按照参照图10A至图10C和图11A至图11D描述的上述方式执行该比较。

图13是用于描述根据本发明构思的另一实施例的OCVS读操作的时序图。参照图13，为了执行OCVS读操作，可应用改变位线BL(参照图3)的电平的方法，而不是控制发展时段的方法。作为改变位线BL的电平的示例，描述了在TLC的MSB页的读操作中应用OCVS读操作。

在时间T0，可开始第一OCVS读操作。为了执行关于MSB页的第一OVCS读操作，可将读电压RD3_1施加至选择的存储器单元的字线。此外，可通过控制逻辑150将位线BL预充电至第一位线电压Vbl_1。例如，可用0V使负载信号LOAD有效，并且控制信号BLSHF可被提供有第一预充电控制电压Vpre_1。然后，位线BL可预充电至第一位线电压Vbl_1。这种情况下，高电压晶体管HNM1可基于位线选择信号BLSLT保持导通状态。即，当控制信号BLSHF的电平改变时，可通过晶体管NM1控制位线BL处被充电的电荷量。

接着，在时间t0，可执行第一OCVS读操作的发展操作。当通过高电平使负载信号LOAD有效时，可根据存储器单元的编程状态将感测节点SO处被充电的电荷放电。当选择的存储器单元是导通单元时，感测节点SO处和位线BL处被充电的电荷可被放电至共源极线CSL。以虚线示出了连接至导通单元的位线BL的电压波动。另一方面，当选择的存储器单元是关断的单元时，难以将感测节点SO和位线BL处被充电的电荷放电至共源极线CSL。因而，由于从感测节点SO流至位线BL的电流相对小，因此感测节点SO的电压下降的速度可相对慢。以实线示出了连接至关断的单元的位线BL的电压波动。

在时间t1，根据第一OCVS读操作感测的数据被存储在第一锁存集中。当完成了感测节点SO的发展操作时，可以脉冲的形式使第一锁存信号LTCH_1有效。这种情况下，可将对应于读电压RD3_1的OCVS读操作的结果存储在第一锁存集中。

在时间T1，可开始第二OCVS读操作。在第二OCVS读操作的预充电操作时，可向所选择的存储器单元的字线提供读电压RD3_1。此外，所选择的存储器单元的位线可预充电至改变的位线预充电电压Vbl_2。可用0V使负载信号LOAD有效，并且控制信号BLSHF可被提供有第二预充电控制电压Vpre_2。第二预充电控制电压Vpre_2可被设为比第一预充电控制电压Vpre_1高出电压差ΔVS的电压。晶体管NM1可通过第二预充电控制电压Vpre_2而导通。这种情况下，晶体管NM1的沟道尺寸可增大至比晶体管NM1在被施加第一预充电控制电压Vpre_1时的尺寸更大，并且流入位线BL的电荷量可相对增加。因此，位线BL可被预充电至第二位线电压Vbl_2，第二位线电压Vbl_2比第一位线电压Vbl_1高出电压差ΔVb。这种情况下，描述了第二预充电控制电压Vpre_2的电平高于第一预充电控制电压Vpre_1的电平。然而，本发明构思的实施例不限于此。也就是说，第二预充电控制电压Vpre_2可被设为比第一预充电控制电压Vpre_1的电平更低的电平。

接着，在时间t2，可执行第二OCVS读操作的发展操作。当通过高电平使负载信号LOAD无效时，可根据存储器单元的编程状态将感测节点SO处和位线BL处被充电的电荷放电。接着，在时间t3，根据第二OCVS读操作感测的数据被存储在第二锁存集中。当完成了感测节点SO的发展操作时，可以脉冲的形式使第二锁存信号LTCH_2有效。这种情况下，可将对应于读电压RD3_1的OCVS读操作的结果存储在第二锁存集中。

在时间T2，可开始第三OCVS读操作。在第三OCVS读操作的预充电操作时，可向所选择的存储器单元的字线提供读电压RD3_1。此外，可向所选择的存储器单元的位线提供改变的位线预充电电压Vbl_3。可用0V使负载信号LOAD有效，并且控制信号BLSHF可被提供有第三预充电控制电压Vpre_3。第三预充电控制电压Vpre_3可被设为比第二预充电控制电压Vpre_2高出电压差ΔVS的电压。晶体管NM1可通过第三预充电控制电压Vpre_3而导通。这种情况下，晶体管NM1的沟道尺寸可增大至比晶体管NM1在被施加第二预充电控制电压Vpre_2时的尺寸更大，并且流入位线BL的电荷量可相对增加。因此，位线BL可被预充电至第三位线电压Vbl_3，第三位线电压Vbl_3比第二位线电压Vbl_2高出电压差ΔVb。

接着，在时间t4，可执行第三OCVS读操作的发展操作。当通过高电平使负载信号LOAD无效时，可根据存储器单元的编程状态将感测节点SO处和位线BL处被充电的电荷放电。接着，在时间t5，根据第三OCVS读操作感测的数据被存储在第三锁存集中。当完成了感测节点SO的发展操作时，可以脉冲的形式使第三锁存信号LTCH_3有效。这种情况下，可将对应于读电压RD3_1的OCVS读操作的结果存储在第三锁存集中。

然后，当比较存储在第一锁存集至第三锁存集中的结果时，可选择一个锁存集。可按照参照图10A至图10C和图11A至图11D描述的上述方式执行该比较。

以上，描述了通过改变预充电的位线的电压来执行OCVS读操作。例如，描述了通过控制被提供给位线的电荷或电流量来控制预充电的电压电平的方法。然而，本领域技术人员应当理解，可采用各种控制预充电的位线的电压的方法。

图14是描述用于描述根据本发明构思的示例实施例的OCVS读操作的另一时序图的示意图。参照图14，通常，可根据编程状态不同地示出存储器单元的阈电压分布的改变。例如，就擦除状态E0或下编程状态P1而言，分布可趋于移至稍右侧。而且，就上编程状态P6和P7而言，分布可趋于在稍左侧扩散。然而，虽然中间编程状态(例如，P2、P3、P4和P5)可具有轻微的不同，但是分布的扩散或移动可几乎忽略。根据本发明构思的示例实施例，提供了通过上述编程状态鉴于特征来执行OCVS读操作的方法。也就是说，当读取其中存在分布的扩散或移动的数据状态时，可执行OCVS读模式的读操作，并且当读取其中分布的扩散或移动轻微的数据状态时，可跳过OCVS读模式的读操作。当对一个状态应用OCVS读操作时，可提高读取速度。分布的扩散或移动的上述趋势可为示例。然而，本发明构思的范围和精神可不限于此。例如，应用OCVS读操作的读电压和读次序可根据分布的特征不同地改变。

为了区分编程状态P1与擦除状态E0，可在LSB页的读操作中使用读电压RD1。而且，在基于读电压RD1被确定为关断的单元的存储器单元当中，可保持基于读电压RD5被确定为导通单元的每一个存储器单元的感测结果，并且在基于读电压RD1确定为关断的单元的存储器单元当中，可切换被确定为关断单元的每一个存储器单元的先前锁存的状态。

为了读取LSB页，可在基于读电压RD5的读操作之前执行基于读电压RD1的OCVS模式的读操作。在利用读电压RD5的读操作中，可使OCVS模式无效，并且可执行一次读操作。可在基于读电压RD5的读操作中根据比较和选择操作来处理根据OCVS读操作的结果锁存的多个读取结果。而且，当选择的锁存集与基于读电压RD5感测的另一锁存集组合时，可输出组合的结果作为LSB页的最终读取数据。

为了读CSB页，可将OCVS模式应用于基于读电压RD2和RD6的感测和锁存操作。而且，在利用读电压RD4的读操作中，可使OCVS模式无效，并且可执行一次读操作。为了读LSB页，可在基于读电压RD4的读操作之前执行基于读电压RD6的OCVS模式的读操作。在这种情况下，首先施加应用了OCVS模式的读电压RD2和读电压RD6中的哪一个可以是无关紧要的。可按照流水线方式比较和选择根据OCVS模式锁存的数据集。而且，当在基于读电压RD4的读操作中最终选择的锁存集与基于读电压RD4感测的另一锁存集组合时，可输出组合的结果作为CSB页的最终读取数据。

为了读MSB页，可将OCVS模式应用于基于读电压RD7的感测和锁存操作。可在基于读电压RD3的读操作之前执行基于读电压RD7的OCVS模式的读操作。而且，在利用读电压RD3的读操作中，可使OCVS模式无效，并且可执行一次读操作。可在基于读电压RD3的读操作中根据比较和选择程序来处理根据OCVS读操作的结果锁存的多个读取结果。而且，当选择的锁存集与基于读电压RD3感测的另一锁存集组合时，可输出组合的结果作为MSB页的最终读取数据。

图15是用于描述根据图14所示的阈电压状态选择性地应用的OCVS读操作的特征的表。参照图15，可按照页对用于将选择性OCVS应用于TLC的每一页的读序列进行分类。

在LSB页的读操作中，可在基于读电压RD1的OCVS模式的读操作之后执行基于读电压RD5的读操作。为了读取MSB页，可在基于读电压RD3的读操作之前执行应用了OCVS模式的基于读电压RD7的读操作。由于OCVS模式应用于先前执行的读操作(例如，基于读电压RD7的读操作)，可按照流水线方式执行利用后面执行的读操作(例如，基于读电压RD3的读操作)和先前执行的读操作的结果的单元计数和锁存器选择操作。

而且，在CSB页的读操作中，可将OCVS模式应用于基于读电压RD2和RD6的读操作。而且，当最终基于读电压RD4执行一次感测操作时，可按照OCVS模式执行利用先前锁存的数据的单元计数和锁存器选择操作。因此，首先将应用了OCVS模式的读电压RD2和RD6中的哪一个施加至读操作可以是无关紧要的。

图16A至图16C是用于描述将根据在图15的表中描述的序列的选择性OCVS读操作应用于每一页的时序图。

参照图16A，为了读LSB页，可执行基于读电压RD1的OCVS模式的读操作。首先，选择的存储器单元的位线和感测节点SO可被预充电(例如，PRCH)。而且，可在感测节点SO发展的时间按次序提供锁存信号LTCH_1、LTCH_2和LTCH_3。响应于锁存信号LTCH_1、LTCH_2和LTCH_3中的每一个，可在不同的锁存集中存储数据。

接着，可执行基于读电压RD5的正常读操作。选择的存储器单元的位线和感测节点SO可在读电压RD5(例如，PRCH)的条件下被预充电。可在执行预充电操作的同时执行关于其中存储了先前执行的读操作的结果的锁存集的比较和选择操作。

可在读电压RD5的条件下执行关于位线和感测节点SO的发展操作，并且可通过锁存集中的未被选择的一个锁存集来锁存读取结果。然后，当选择的锁存集与其中存储基于读电压RD5感测的数据的锁存集组合时，可将组合结果作为LSB页的读取结果输出。然后，可进行读恢复。

参照图16B，为了读CSB页，可将OCVS模式应用于基于读电压RD2和RD6的读操作。而且，在利用读电压RD4的读操作中，可使OCVS模式无效。在图16B中，可在基于读电压RD2的读操作之前执行基于读电压RD6的读操作。然而，无所谓是否首先执行基于读电压RD2的读操作。

在读电压RD6的条件下的不同发展时段中可发生多个锁存操作，并且可将在每次锁存操作中锁存的数据存储在锁存集中。而且，当位线和感测节点在读电压RD2的条件下被预充电时，可将先前锁存的、被存储在锁存集中的数据彼此比较，并且可选择一个锁存集。而且，当位线和感测节点在读电压RD4的条件下被预充电时，可将先前锁存的、存储在各锁存集中的数据相互比较，并且可选择一个锁存集。可将最终选择的锁存集与在读电压RD4的条件下最终锁存的数据进行组合，并且可将组合结果作为CSB页的读取结果输出。

参照图16C，为了读MSB页，可执行基于读电压RD7的OCVS模式的读操作。接着，可基于读电压RD2执行正常读操作，在正常读操作的预充电时段中，可对单元计数，并且可选择锁存集。

以上，描述了根据示例实施例的基于数据状态的特征来选择性地应用OCVS读操作的方法。在示例实施例中，可应用OCVS模式而不显著降低数据可靠性，因此可提供高读取性能。

图17是示出包括在图1的存储器单元阵列中的存储器块的第一存储器块BLK1的电路图。在示例实施例中，将参照图17描述具有三维结构的第一存储器块BLK1。然而，本发明构思的范围和精神可不限于此。参照图17，第一存储器块BLK1可包括多个单元串CS11、CS12、CS21和CS22。单元串CS11、CS12、CS21和CS22可沿着行方向和列方向排列，并且可形成多行多列。

例如，单元串CS11和CS12可连接至串选择线SSL1a和SSL1b，以形成第一行。单元串CS21和CS22可连接至串选择线SSL2a和SSL2b，以形成第二行。例如，单元串CS11和CS21可连接至第一位线BL1，以形成第一列。单元串CS12和CS22可连接至第二位线BL2，以形成第二列。

单元串CS11、CS12、CS21和CS22中的每一个可包括多个单元晶体管。单元串CS11、CS12、CS21和CS22中的每一个可包括串选择晶体管SSTa和SSTb、多个存储器单元MC1至MC8、地选择晶体管GSTa和GSTb以及虚设存储器单元DMC1和DMC2。包括在单元串CS11、CS12、CS21和CS22中的存储器单元中的每一个可为电荷俘获闪速(CTF)存储器单元。

存储器单元MC1至MC8可串联连接，并且可在作为垂直于由行方向和列方向限定的平面的方向的高度方向上堆叠。串选择晶体管SSTa和SSTb可串联连接，并且可布置在存储器单元MC1至MC8与位线BL之间。地选择晶体管GSTa和GSTb可串联连接，并且可布置在存储器单元MC1至MC8与共源极线CSL之间。

第一虚设存储器单元DMC1可布置在存储器单元MC1至MC8与地选择晶体管GSTa和GSTb之间。第二虚设存储器单元DMC2可布置在存储器单元MC1至MC8与串选择晶体管SSTa和SSTb之间。

单元串CS11、CS12、CS21和CS22的地选择晶体管GSTa和GSTb可共同连接至地选择线GSL。同一行中的地选择晶体管可连接至相同的地选择线，并且不同行中的地选择晶体管可连接至不同的地选择线。例如，第一行中的单元串CS11和CS12的第一地选择晶体管GSTa可连接至第一地选择线，并且第二行中的单元串CS21和CS22的第一地选择晶体管GSTa可连接至第二地选择线。

虽然未示出，相对于衬底(未示出)处于相同高度的地选择晶体管可连接至相同的地选择线，并且相对于衬底处于不同高度的地选择晶体管可连接至不同的地选择线。例如，单元串CS11、CS12、CS21和CS22的第一地选择晶体管GSTa可连接至第一地选择线，单元串CS11、CS12、CS21和CS22的第二地选择晶体管GSTb可连接至第二地选择线。

相对于衬底(或者地选择晶体管GSTa和GSTb)处于相同高度的存储器单元可共同连接至相同的字线，并且相对于衬底处于不同高度的存储器单元可连接至不同的字线。例如，单元串CS11、CS12、CS21和CS22的存储器单元MC1至MC8可共同连接至第一字线WL1至第八字线WL8。

处于相同高度的第一串选择晶体管SSTa中的属于同一行的串选择晶体管可连接至同一串选择线，并且属于不同行的串选择晶体管可连接至不同的串选择线。例如，第一行中的单元串CS11和CS12的第一串选择晶体管SSTa可共同连接至串选择线SSL1a，并且第二行中的单元串CS21和CS22的第一串选择晶体管SSTa可共同连接至串选择线SSL1a。

类似地，处于相同高度的第二串选择晶体管SSTb中的属于同一行的串选择晶体管可连接至相同的串选择线，并且属于不同行的串选择晶体管可连接至不同的串选择线。例如，第一行中的单元串CS11和CS12的第二串选择晶体管SSTb可共同连接至串选择线SSL1b，并且第二行中的单元串CS21和CS22的第二串选择晶体管SSTb可共同连接至串选择线SSL2b。

虽然未示出，但是同一行中的单元串的串选择晶体管可共同连接至相同的串选择线。例如，第一行中的单元串CS11和CS12的第一串选择晶体管SSTa和第二串选择晶体管SSTb可共同连接至相同的串选择线。第二行中的单元串CS21和CS22的第一串选择晶体管SSTa和第二串选择晶体管SSTb可共同连接至相同的串选择线。

在示例实施例中，处于相同高度的虚设存储器单元可与相同的虚设字线连接，并且处于不同高度的虚设存储器单元可与不同的虚设字线连接。例如，第一虚设存储器单元DMC1可连接至第一虚设字线DWL1，并且第二虚设存储器单元DMC2可连接至第二虚设字线DWL2。

在第一存储器块BLK1中，可按照行来执行读操作和写操作。例如，可通过串选择线SSL1a、SSL1b、SSL2a和SSL2b来选择一行存储器块BLK1。当导通电压被供应至串选择线SSL1a和SSL1b并且截止电压被供应至串选择线SSL2a和SSL2b时，第一行中的单元串CS11和CS12可分别连接至位线BL1和BL2。当导通电压被供应至串选择线SSL2a和SSL2b并且截止电压被供应至串选择线SSL1a和SSL1b时，第二行中的单元串CS21和CS22可分别连接至位线BL1和BL2。随着字线被驱动，可在连接至被驱动字线的单元串中的存储器单元当中选择处于相同高度的存储器单元。可对选择的存储器单元执行读操作和写操作。选择的存储器单元可构成一个物理页。

在存储器块BLK1中，可通过存储器块或者子块来擦除存储器单元。当通过存储器块执行擦除时，存储器块BLK1中的所有存储器单元MC可根据擦除请求同时被擦除。当通过子块执行擦除时，存储器块BLK1中的存储器单元MC的一部分可根据擦除请求同时被擦除，存储器块BLK1中的存储器单元MC的其余部分可被禁止擦除。可将低电压(例如，地电压)供应至连接至擦除的存储器单元MC的字线，并且连接至被禁止擦除的存储器单元MC的字线可浮置。

图17所示的第一存储器块BLK1可为一示例。例如，单元串的数量可增加或减少，并且单元串的行数和单元串的列数可根据单元串的数量增加或减少。在第一存储器块BLK1中，单元串(GST、MC、DMC、SST等)的数量可增加或减少，并且第一存储器块BLK1的高度可根据单元串(GST、MC、DMC、SST等)的数量增加或减少。此外，与单元晶体管连接的线(GSL、WL、DWL、SSL等)的数量可根据单元串(GST、MC、DMC、SST等)的数量增加或减少。

图18是示出包括根据本发明构思的示例实施例的非易失性存储器系统的存储卡系统的框图。参照图18，存储卡系统1000可包括存储器控制器1100、非易失性存储器1200和连接器1300。

存储器控制器1100可连接至非易失性存储器1200。存储器控制器1100可被构造为访问非易失性存储器1200。例如，存储器控制器1100可被构造为控制非易失性存储器1200的整体操作，包括(但不限于)读操作、写操作、擦除操作和后台操作。后台操作可包括以下操作：磨损均衡管理、垃圾收集等。

存储器控制器1100可提供非易失性存储器1200与主机之间的接口。存储器控制器1100可被构造为驱动用于控制非易失性存储器1200的固件。在示例实施例中，存储器控制器1100可包括诸如(但不限于)RAM、处理单元、主机接口、存储器接口和错误校正单元的组件。

存储器控制器1100可通过连接器1300与外部装置通信。存储器控制器1100可基于特定通信协议与外部装置通信。例如，存储器控制器1100可通过各种通信协议中的至少一个与外部装置通信，诸如(但不限于)通用串行总线(USB)、多媒体卡(MMC)、eMMC(嵌入式MMC)、外围组件互连(PCI)、快速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小计算机小接口(SCSI)、增强小磁盘接口(ESDI)、电子集成驱动器(IDE)、火线(Firewire)、通用闪存(UFS)和快速非易失性存储器(NVMe)。在示例实施例中，通过上述标准限定的写命令可包括写数据的大小信息。

可通过多种非易失性存储器装置实施非易失性存储器1200，诸如(但不限于)，电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)、自旋转矩磁性RAM(STT-MRAM)等。

在示例实施例中，存储器控制器1100和非易失性存储器1200可集成在单个半导体装置中。存储器控制器1100和非易失性存储器1200可集成在单个半导体装置中以形成固态驱动器(SSD)。存储器控制器1100和非易失性存储器1200可集成在单个半导体装置中，以构成存储卡。例如，存储器控制器1100和非易失性存储器1200可集成在单个半导体装置中，以构成存储卡，诸如(但不限于)PC卡(个人计算机存储卡国际协会(PCMCIA)卡)、紧凑型闪存卡(CF)、智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)和通用闪存(UFS)。

图19是示出包括根据本发明构思的示例实施例的非易失性存储器系统的固态驱动器(SSD)系统的框图。参照图19，固态驱动器(SSD)系统2000可包括主机2100和SSD 2200。SSD 2200可通过信号连接器2001与主机2100交换信号，并且可通过电力连接器2002被供应电力。SSD 2200可包括SSD控制器2210、多个闪速存储器2221至222n、辅助电源2230和缓冲存储器2240。

SSD控制器2210可响应于来自主机2100的信号控制闪速存储器2221至222n。

辅助电源2230可经电力连接器2002连接至主机2100。辅助电源2230可从主机2100接收功率，并且可通过电力充电。当不能平稳地从主机2100供应功率时，辅助电源2230可对SSD系统2000供电。辅助电源2230可位于SSD 2200内部或外部。例如，辅助电源2230可放置在主板上，以向SSD 2200供应辅助电力。

缓冲存储器2240可用作SSD 2200的缓冲存储器。例如，缓冲存储器2240可暂时存储从主机2100或者从闪速存储器2221至222n接收到的数据，或者可暂时存储闪速存储器2221至222n的元数据(例如，映射表)。缓冲存储器2240可包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和SRAM的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。

图20是示出包括根据本发明构思的示例实施例的非易失性存储器系统的用户系统的框图。参照图20，用户系统3000可包括应用处理器3100、存储器模块3200、网络模块3300、存储模块3400和用户接口3500。

应用处理器3100可驱动用户系统3000的组件、操作系统等。例如，应用处理器3100可包括用于控制用户系统3000的组件的控制器、图形引擎、多种接口等。例如，应用处理器3100可为片上系统(SoC)。

存储器模块3200可作为用户系统3000的主要存储器、工作存储器、缓冲存储器或高速缓冲存储器操作。存储器模块3200可通过易失性随机存取存储器(诸如DRAM、SDRAM、双倍数据传输率DRAM(DDR SDRAM)、DDR2 SDRAM、DDR3 SDRAM、LPDDR DRAM、LPDDR2 DRAM或LPDDR3 DRAM)或者非易失性随机存取存储器(诸如PRAM、MRAM、RRAM或FRAM)来实现。

网络模块3300可与外部装置通信。例如，网络模块3300可支持无线通信，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙、WI-DI等。在示例实施例中，网络模块3300可被包括在应用处理器3100中。

存储模块3400可存储数据。例如，存储模块3400可存储从应用处理器3100接收到的数据。可替换地，存储模块3400可向应用处理器3100提供存储在其中的数据。例如，存储模块3400可通过半导体存储器装置来实现，所述半导体存储器装置诸如PRAM、MRAM、RRAM、NAND闪速存储器、NOR闪速存储器或三维NAND闪速存储器。

用户接口3500可包括在应用处理器3100中输入数据或命令或者将数据输出至外部装置的接口。例如，用户接口3500可包括诸如键盘、键区、按钮、触摸面板、触摸屏、触摸垫、触摸球、相机、麦克风、陀螺仪传感器、振动传感器等的用户输入接口。用户接口3500还可包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、发光二极管(LED)、扬声器和显示器。

根据本发明构思的非易失性存储器装置、卡控制器和存储卡可根据多种不同封装技术中的任一种进行封装。所述封装技术的示例可包括以下：层叠封装(PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫盘裸晶、晶圆式裸晶、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制方形扁平封装(MQFP)、小外形(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄方形扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)和晶圆级处理堆叠封装(WSP)

根据本发明构思的示例实施例，在非易失性存储器装置中，可执行多次感测操作以确定特定数据状态，并且可输出在各个操作中锁存的数据中的错误比特的数量减少(和/或最小化)的数据。因此，当将根据本发明构思的示例实施例的技术应用于非易失性存储器装置时，非易失性存储器装置的数据可靠性可显著提高。另外，可提高非易失性存储器装置的读性能。

应该理解，应该仅按照描述性含义而不是为了限制的目的来看待本文描述的示例实施例。对根据示例实施例的各个装置或方法中的特征或方面的描述应该通常被认为适用于根据示例实施例的其它装置或方法中的其它相似特征或方面。虽然已经具体示出并描述了一些示例实施例，但是本领域普通技术人员应该理解，在不脱离权利要求的精神和范围的情况下，可在其中作出各种形式和细节上的改变。