纳米真空管和其在存储装置中的应用的制作方法

专利名称：纳米真空管和其在存储装置中的应用的制作方法
技术领域：
本发明涉及信息存储阵列，并且尤其涉及由诸如二极管或三极
管的非线性导电装置的矩阵形成的存储阵列。
背景技术：
二极管阵列存储装置为数据存储装置的最简单形式之一。然而，二极管阵列存储装置存在的问题是当阵列的尺寸提高时，分别连接在阵列的给定的所选择的行或列与阵列的未寻址的列或行之间的未寻址二极管的数量也变得非常多。尽管通过在所选择的行或列上的任何一个未寻址的二极管的漏电流对装置运行的影响很小，但是通过几千个未寻址的二极管的积累漏电能够变得相当大。这种合计的漏电流可以变得足够大以使输出电压或电流或者电荷发生变化，从而使得用于在所寻址的二极管位置的1态和O态之间进行区别的阈值变得模糊并且导致误读所寻址的二极管位置。另外，当阵列按比例缩小为越来越小的几何结构时，半导体结构变为 一个限制因素，这是因为半导体材料的层必须要保持足够厚以控制反向漏电流；然而，为了进一步缩小装置的比例该厚度也不得不减小以适应这样的按比例缩小。在二极管阵列存储装置中，通过选择贯穿阵列的一行及贯穿阵列的一列来寻址一位，所述的所选择的行或列在所述位处交叉。如果行是存储二极管的阳极连接的阵列维度并且列是存储二极管的阴极连接的另一阵列维度，则通过施加高电压实现对行的选择并通过选择低电压实现对列的选择，从而位于所选择的行和所选择的列的交叉点处的二极管为正向偏置。未选择的行和列呈现出使得在未选择的行和未选择的列的交叉处的二极管具有零偏置、反向偏置、或非常小的正向偏置的电压； 一般地，未选择的行和列的源极为高阻抗或浮置的，从而不引起或造成显著的漏电流。所寻址的位的二进制状态由是否存在电流通路来确定一如果存在低阻抗电流通路则表示一个逻辑状态，而如果不存在(或者没有电流通路或者为高阻抗电流通路)则代表另一个逻辑状态。通过下面的操作可在输出端
处读取该位测量流入所选择的行线、列线或该两者(或流入整个阵列或
该阵列的一部分)的电流，或通过测量在所选择的行线、列线或该两者上的电压，或通过提取并测量在所选择的行线、列线或该两者上的剩余电荷。在电流测量的情况中，较大电流的读数指示出在所寻址的位置处存在非线性导体。在电压测量的情况中，施加到所选择的行和所选择的列的电压的会聚指示出在所寻址的位置处存在非线性导体，和在电荷提取的情况中，较少的剩余电荷指示出在所寻址的位置处存在非线性导体。必须注意，通常所选择的4亍具有许多其寻址为非预期连"t妄的二极管，并且这些二极管通常经历微小的正向偏置并向未选择的列提供樣i小的正向电流。类似地，所选择的列通常具有许多其寻址为非预期连接的二极管，并且这些二极管通常经历微小的正向偏置并从未选择的行吸入微小正向电流。该电流的大小由由于连接未选择的4亍和未选择的列的许多反向偏置的二极管的积累的漏电流而存在于阵列中的电流通路来确定。为了使泄漏最小化，通常这些二极管被制成具有多个半导体材料层，其中一些层被制造得较厚以扩大器件的结的耗尽区来减少漏电流。当阵列小时，积累的漏电流不是问题。但当阵列非常大时，积累的漏电流可以变得足够大以使得在所选择的行和所选择的列上的未寻址的二极管中流动的电流能够变得与应在所寻址的二极管(如果其存在)中流动的电流相当。因为以该方式泄漏的电流为存储在阵列中的数据的函数并且在读取任一给定位时该泄漏量可以不同的函数，所以很难预测或补偿该泄漏。这使得当积累的漏电流变得过大时很难或不可能确定电流通路的原因和由此带来的所寻址的位的二进制状态。在大多数情况下，可以将阵列分成多个子阵列，但是当各个子阵列变得大时，同样有这个问题。

发明内容
本发明有利于减小在二极管阵列存储装置中的装置的比例并降低成本。总的来说，这通过采用基于场发射体的装置，例如二极管或三极管，而非基于半导体的二极管来实现。根据本发明的工艺具有比基于半导体材料的工艺更少的制造步骤，由此得到经济优势。所设想的场发射体类似于称为二极管的经典真空管装置，其为在一个方向上比另一个方向更容易导通电流的两电极(二极管)非线性装置。本发明提供了对所有类型的二极管阵列或包括存储装置、可编程的逻辑装置、显示阵列、传感器阵列 和许多其他装置的其他非线性导电元件的阵列的增强。本发明还包括针对在实施例中，本发明的特征在于一种构件，该构件包括在每个 交叉点处限定存储位的第一和第二多个交叠的导体(例如导线)，以及多 个非线性电子发射装置，其中每一装置被布置在该第一和第二多个导体之 间的交叉点处。该非线性电子发射装置的每一个可以为冷发射装置或场发 射装置。在实施例中，每一装置包括腔体，其可以包括真空，至少一种惰 性气体，或至少一种磷光材料。本发明的实施例可以包括以下特4正。该构件可以包括选择所述 第一和第二多个导体二者中每一中的一个导体的寻址电路。该寻址电路可
以包括非线性电子发射装置的第 一阵列。该构件可以包括输出检测电路， 其检测在由该寻址电路所选择的存储位的位置处是否存在一个装置。该输 出检测电路可以包括非线性电子发射装置的第二阵列。每一存储位包括能 够表现出至少两个离散的阻抗水平的材料层，并且该材料可以包括至少一 种可熔融材料、非可熔融材料、磁性材料、和/或诸如硫属化物的相变材料。 该第一和第二多个导体被布置在分离的、工业标准的封装中，该封装可以 具有或为可移除的形状因数。该封装还可以另外地包括至少一个逻辑装 置，例如控制器。该封装可以包括在每个交叉点处限定存储位的第三和第 四多个交叠导体(例如导线)。该第一和第二多个导体可以被布置在显示 装置或可编程的逻辑阵列中。该第一和第二多个导体可以被布置在衬底 上，并且该多个非线性电子发射装置可在朝该衬底的方向上发射电子。该 多个非线性电子发射装置的每一个可以包括发射体尖端。该多个非线性电 子发射装置的至少 一个的发射体尖端可以被熔化，因此致使该非线性电子 发射装置不起作用。在另一个方面，本发明包括一种方法，该方法包括通过以下步 骤在衬底上形成多个非线性电子发射装置在该衬底的顶表面中形成第一 多个凹槽，在整个该衬底上形成发射体尖端材料层(其中该层的第一部分 被布置在该第一多个凹槽上并且该层的第二部分被布置在该第一多个凹 槽中)，以及移除该发射体尖端材料层的第一部分。移除该发射极尖端材 料层的该第一部分包括平面化。形成该第一多个凹槽可以包括以下步骤 在整个该衬底上形成掩膜层，移除在第 一多个区域中的该掩膜层的部分，以及刻蚀掉在该第一多个区域中的村底。在不同实施例中，形成该第一多 个凹槽可以包括压印、压紋或注入成型该衬底的该顶表面。在另外实施例 中，该方法包括在该衬底的顶表面中形成第二多个凹槽，以及在移除该发 射体尖端材料层的该第一部分之后，该第二多个凹槽基本上都没有发射体 尖端材料。该第二多个凹槽的深度可以小于该第一多个凹槽的深度。


图1示出具有三层形貌分布的衬底；图2示意了通过共形涂覆的底部金属沉积之后的衬底；图3示意了沉积初始膜堆叠后的衬底；图4示意了第一平面化后的衬底；图5示意了刻蚀后的衬底;图6示意了沉积填充物材料后的衬底；图7示意了第二平面化后的衬底；图8示意了沉积顶部金属和通过光刻法进行图案化后的衬底；
图9示意了用于电介质底切和移除的湿化学刻蚀后的衬底；
图10示意了封闭纳米真空管后的衬底;
图ll示意了钝化后的衬底；图12示意了用于二极管解码存储器的一种可能的电路。
具体实施例方式
—般地，二极管存储阵列包括两组布线， 一组垂直地在一个平 面中布置(列)以及另一组水平地在另一个平面布置(行)。在任一给定 的行和列布线交叉的点处为可寻址的数据位。如果布线简单地相互交错而 在该交叉点处没有连接该行和列的电通路(或具有高阻抗通路)，则该位 被限定为两个逻辑状态中的一个，而如果存在低阻抗电通路，则为另一个 逻辑状态。为了使这些数据位能够被单独寻址(没有电流从比方说通电的 行流过行/列连接处到达列，并且随后流经另一个行/列连接处到达第二行， 由此给除了所期望的行之外的行通电)，使用二极管或一些诸如三极管的 其他非线性导体形成行和列之间的连接(这可以使电流从行流动到列但不 回流到其能使得另一个行通电的位置)。出于该讨论的目的，应该认为缺 少导电通i 各为O位和存在导电通路(二极管或其他装置)为l位。
在二极管阵列存储装置中，通过选择贯穿该阵列的一个行和贯
穿该阵列的一个列来寻址一个位，其中所述的所选择的行和列在该位处交 叉。如果行是存储二极管的阳极连接的阵列维度并且列是存储二极管的阴 极连接的另 一 阵列维度，则通过施加高电压实现对行的选择并通过选择低 电压实现对列的选择，以便位于所选择行和所选择列的交叉点处的二极管 为正向偏置。未选择的行和列将呈现出使得在未选择的行和未选择的列的
交叉处的二极管得到零偏置、反向偏置、或非常小的正向偏置的电压；一 般地，未选择的行和列的源极为高阻抗或浮置的，从而不引起或导致显著 的漏电流。所寻址的位的二进制状态由是否存在电流通路来确定一如果存 在低阻抗电流通路则表示一个逻辑状态，而如果不存在(或者没有电流通 路或者为高阻抗电流通路)则代表另一逻辑状态。通过测量流入所选择的 行线、列线或该两者(或流入整个阵列或该阵列的一部分)的电流、或通 过测量在所选择的行线、列线或两者上的电压，可在输出处读取该位。在 电流测量的情况中，较大电流读数指示出在所寻址的位置处存在电流通 路。在电压测量的情况中，施加到所选择的行或所选择的列的电压的会聚 指示出在所寻址的位置处存在电流通路。对于操作二极管阵列存储装置的 实施例的详细描述具体参见美国专利5,673,218,该专利在此通过引用包含 在本发明当中。另外，对于基于电荷的二极管阵列存储装置的描述参见美 国临时专利申请60/787,247。在实施例中，本发明通过采用具有多个特征深度的衬底表面形 貌分布的技术来制造。该技术的具体解释被公开在美国专利6,586,327,其 通过引用包含在本发明中。具体地说，如图l所示，对于本发明的优选的 实施例，衬底100包括三层的形貌分布；也就是说，该形貌分布除表面之 外还包括多个特征部件，每一个特征部件具有三个不同的可能深度之一。 最浅的特征部件101将产生连接顶部金属层和底部金属层的通孔。次深的 特征部件102将产生底部金属导体并包括由顶部金属导体横3争在底部金属 导体之上而没有连接的情形。最深的特征部件103将产生场发射装置(例 如孩i米级或纳米级的二极真空管)。图2示意了共形沉积底部金属材料IIO后的衬底100。应该注 意，在形貌分布的各特征部件中，通过在那些特征部件的侧壁上涂覆材料， 减小了该特征部件的开口的宽度。图3示出了沉积膜堆叠后的衬底100,其包括底部金属110作
9为其初始层(注意在底部层110或任一单独的层之前可以提供一材料薄层 以有助于促进粘附或作为此处未示出的材料迁移阻挡层，例如钛或半导体 器件制造领域的普通技术人员所公知的许多其他材料之一 )。在该膜堆叠
中的是诸如铬(Cr)或镍(Ni)或蓝宝石(A1203 )的间隔物材料112,其 抵抗后面的等离子体刻蚀或反应离子刻蚀(RIE)。为了防止可导致难于进 行后面工艺步骤的合金的形成，可以在底部金属110和耐蚀材料112之间 沉积缓沖材料层。材料层113可以被选择为用于形成场发射体尖端并且可 以是诸如镍(Ni)的耐蚀金属或具有低功函数的一些材料以更好地便于电 子发射，或该材料层可以是一系列材料，例如薄的诸如锗(Ge)的低功函 数的材料，接着是较厚的镍层(足够厚以填充沉积层112所形成的空隙)。图4示意了平面化后的衬底100。底部金属层110、间隔物材料 112和发射体尖端材料113均暴露在平面化的平面切断该膜堆叠的地方。 值得注意的是，耐蚀材料112保护其下的材料，但可刻蚀的暴露至该耐蚀 材料的侧面的底部金属材料110将被暴露于接下来将要执行的并且将要去 除该材料的刻蚀之下。图5示意了该刻蚀步骤的结果。不论耐蚀材料112存在于哪里， 在其下方的材料110将被保护免受定向性的(各向异性)刻蚀。暴露的、 可刻蚀的材料-故刻蚀掉而留下开口 120，其中已经移除那些可刻蚀的材料。 注意到衬底100没有与可刻蚀的材料一起被刻蚀(或被刻蚀得更慢)。这 可以通过制造一种材料(例如PMMA或其他塑料)的衬底或在沉积第一 膜(110)之前在衬底上涂敷涂层(例如八1203 )来实现，其中当刻蚀其他 材料110时该^]"底选一奪性地不被刻蚀。另一种可能的材料组合是鴒(W)用于底部金属110、氧化铝 (A1203 )用于间隔物材料112，以及铝(Al)用于发射体尖端材料113。 基于氟的RIE刻蚀可以用于刻蚀W并且其更加緩慢地刻蚀PMMA衬底 100。间隔物材料112的湿刻蚀移除可以通过浸泡在氬氟酸(HF)中的湿 刻蚀来实现。特征部件的深度和膜的厚度使最浅特征部件101的深度应该 比底部金属110的厚度略微较浅。中间深度的特征部件102应该比底部金 属110的厚度加上间隔物材料112的厚度的一半到四分之三略微较浅。最 深的特征部件的深度是底部金属110、间隔物材料112的厚度，和最深特 征部件的宽度以及所期望的场发射体的形状的函数，但是该深度通常应该 等于场发射体轴的期望长度加上底部金属IIO加间隔物材料112的厚度，
10并且最深的特征部件的宽度通常应该等于该发射体轴的期望宽度加上底 部金属110的厚度的两倍、加上间隔物材料112的厚度的两倍。间隔物材
料112的厚度控制场发射体间隙。注意到，场发射体的尺寸和形状可以由 当间隔物材术+填充到凹坑103中时该材料从凹坑103的相对侧围拢而形成 的空隙来确定。类似的空隙形成机制是半导体制造(尤其是DRAM制造) 领域的普通4支术人员所熟知的并且其与"匙孔(keyhole)"效应、"鸟眼，， 效应等相关联。图6示出沉积了非导电填充物材料114后的衬底100。该材料 有助于结构上支撑在后面步骤中的顶部金属线并有助于密封真空腔，以及 潜在地有助于防止材料将气体从衬底100中释放到发射体腔内。图7示出了第二平面化步骤之后的衬底100。该平面化必须暴 露在最浅的特征部件处的底部金属110以便于底部金属110和顶部金属 (还要被沉积的)之间的电连接。该平面化还必须在最深的特征部件处暴 露出至场发射体130的触点，以便于场发射体130和顶部金属之间的电连 接。图8示意了形成顶部金属列线116之后的衬底100。这些列线 116通过沉积顶部金属材料(例如W或Mo,仅举少数几个为例)及进行 图案化(如可以采用光刻或压印平板印刷构图以及刻蚀，或其他技术来完 成，并且这些对于半导体制造领域的普通技术人员为公知)来形成。图9示意了隔离物底切和移除之后的衬底100。该底切通过湿 刻蚀来执行，但可能通过成角度的等离子体刻蚀或RIE刻蚀来执行。顶部 金属列线由点132处的衬底以及填充物材料114来支撑，其中列线依靠于 这些材料。列线还由在最浅的特征部件101的位置134处的底部金属行131 支撑并且电连接到该底部金属行131。另一方面，顶部金属列116在位置 133处横跨在底部金属行131之上，其中由于移除间隔物材料112而存在 间隙。最后，底部金属行131在最深的特征部件的点处形成杯形件13 5并 且与场发射体130互补，该场发射体130通过其到顶部金属列116的底部 的连接而悬挂在这些杯形件之上。如从附图中可以看到，这些场发射体的 间隙通常由间隔物材料的厚度来确定。在该构造中，场发射体130向村底 100发射电子。如图IO所示，为了实现一个真空管构造的实施例，在诸如电子 束真空蒸发器的非共形沉积工艺中沉积电介质的封闭层140。这种沉积方法的非共形特性导致封闭材料部分地填充在纳米真空管的侧部136中而没
有填充在场发射体130和杯形件135之间的间隙；这种高真空的沉积工艺 还产生在封闭的场发射体和杯形件中获得的真空，用于形成真正的真空 管。为了增强封闭层140并更好地保护该装置，如图11所示在整个衬底 上沉积了钝化层141。应注意填充材料114是如何有助于密封真空腔并且 潜在地有助于防止材料将气体从衬底100中释放到发射体腔中。图12示出了可以根据本发明构造的如美国专利5,673,218中公 开的二级管解码的存储电路200。存储电路200包括多个非线性电子发射 装置210，其在存^f渚位的位置处的存在或不存在分别表示1位或0位。存 储位的位置由两组相互交叠的导体(例如导线)的交叉点来限定。该导体 可以包括例如金属或掺杂的半导体或者基本上由这些组成。多个非线性电 子发射装置210的每一个可以是如上所述的二极管或如下面要讨论的三极 管。存储电路200可以包括寻址电路，其通过选择在特定位置处交叉的布 线来选择存储位的位置。这样的寻址电路本身可以包括诸如二极管或三极 管的非线性电子发射装置的阵列。存储电路200还可以包括输出检测电路， 其检测非线性电子发射装置是否存在于由寻址电路所选择的存储位的位 置处。这样的输出检测电路可以包括诸如二极管或三极管的非线性电子发 射装置的阵列。作为 一种变化，期望通过在期望的气体的环境下沉积封闭层来 用该所期望的气体(例如氩气)密封真空管。例如在溅射电介质期间溅射 腔可以具有氩气的低压气流，并且这导致场发射体和杯形腔内收集氩气。在一些情况下，此处所描述的纳米真空管称为冷阴极场发射体。 可以采用各种材料来制造根据本发明的纳米真空管。许多这些材料连同它 们的刻蚀组合及选4奪是为这些不同领域的普通技术人员所广泛公知和熟
射体尖端的电子发射受到(除其它方面之外)尖端的半径、该尖端(阴极) 与相对终端(阳极)之间的距离、以及该尖端材料的功函数影响。已经确 认了许多材料可用于高效的场发射，它们包括金刚石(CVD沉积的)、碳 化锆(ZrC)、氮化铝及其他(例如LaB6)。这些及其他材料被选中是因为 它们的低功函数、低或负的电子亲和力以及它们能够适合于现有工艺。尤 其是当考虑到湿刻蚀的情况时这后一点是个问题。例如，如果要将涂覆材 料加入到工艺中， 一般地其刚好在沉积发射体尖端材料之前作为薄层来沉积。在RIE刻蚀期间，发射体尖端材^H呆护(shield)其底表面上的该涂 覆材料，但还选择该涂层是因为其具有抵抗用以清除间隔物材料的湿刻蚀 步骤的能力。另 一个要考虑的问题是加入在阳极表面上的高功函数材料的 涂敷以降低反向漏电流。该阳极涂层可以刚好在沉积底部金属材料之后作 为薄层来沉积。在RIE刻蚀期间，阳极涂覆材料将由于发射体极涂层而被 保护(shield),但还选择该涂层是因为其具有抵抗用以清除间隔物材料的 湿刻蚀步骤的能力。对于甚至更大的位密度，可以在^^艮据美国专利6,956,757的3-D 中制造本发明，该专利在此通过引用包括在本发明当中。制造栅极场发射体也在本发明的范围内，该场发射体即类似晶 体管的三极管。这些可以利用通孔结构环绕场发射体来形成并且可以;故用 于实现其他存储器和电路的功能和设计。底部金属和顶部金属的连接均可 以以由交叉结构133垂直分隔开的方式乂人同一侧进入场发射体结构，正如 在没有连接的情况下顶部金属横跨底部金属时所实现的那样(在该情况下 只要该顶部金属一皮布置为一旦远离于该三个终端结构变化将:f皮衬底所支 撑即可)；在除了顶部和底部金属进入的侧之外的所有侧上包裹该场发射 体，连接于底部金属(通孔134)的顶部金属环绕该场发射体以形成到装 置的第三终端(栅极)并且保持该第三终端电隔离于连接于场发射体的阳 极(第一终端)和阴极(第二终端)的顶部和底部金属。本发明可以应用于制造可编程的、只读存储器(ROM)， 一次可 编程只读存4诸器(OTPROM)以及多次读/写存储器(MRWM)。 OTPROM 可以通过刚好在沉积场发射体金属之前沉积可熔融或不可熔融的材料来
发明出来。OTPROM还可以通过以足以引起在尖端130和杯形腔135之间 发生电弧的高电压写入数据到所寻址的位来实现；这样的电弧能够引起尖 端熔化(现有技术能够识别既为适合的发射体尖端材料又容易在电弧下熔 化的金属)并且这样的破坏性熔化将致使尖端和整个非线性装置不起作用 (即从那个位的位置消除非线性装置)。MRWM可以通过包含能够在两个 或多个状态之间改变其电阻率或导电性能(即阻抗)的材料来实现，其中 的许多材料的选择已在现有技术中公开并且仍有许多材料可以被发明出 来。MRWM材料可以作为刚好在顶部金属材料之前沉积的附加层被包括 在结构中，由此得到在顶部金属和发射体尖端之间的MRWM层。包括诸
13如相变材料(参见Ovshinsky的美国专利4,646,266号)、有机材料(参见 Gudesen的美国专利6,236,587号)的材料、磁性RAM ( MRAM )单元(参 见Gallagher的美国专利5,640,343号)、或分子晶体管或开关(参见Kuekes 的美国专利6,559,468号和Heath的美国专利6,459,095号)的材料的存储 单元也为适合的。Ovshinsky、 Gudesen、 Gallagher、 Kuekes和Heath 的专利文献在此通过全文引用被包括在本发明中。这些和其他材料为这些 不同领域的普通技术人员所广泛公知并且熟知的。其他尚未发明出来的材 料对于根据本发明的使用也是可用的。本发明还适合于像基于形貌分布的平版印刷的这样的制造l支 术，如Shepard在美国专利6,586,327号中所7>开，该专利在此通过引用 包含在本发明当中，并且以上优选的实施例的描述可以进一步通过如在该 专利中公开的根据初始形貌分布形成顶部金属列导体，而不是光刻技术来 得到增强。另外，在此处所描述的其上具有形貌分布的衬底可以通过传统 光刻及刻蚀、电子束平版印刷及刻蚀、纳米压印平版印刷及刻蚀、或电子 束磨蚀形成，并且一旦至少一个衬底为可用的(在该衬底上具有通过前述 方法之一或任何其他方法制造的形貌分布)，其上具有形貌分布的其他衬 底可以通过压紋、压印(UV或热)、注射成型等形成。顶部金属形成上的 变形包括采用压印平版印刷以形成顶部金属所期望位于其中的凹槽的图 案、对残留层的清除去掉、顶部金属材料的沉积和镶嵌抛光以形成顶部金 属图案、以及对任何残留的压印抗蚀剂材料的其它清除去掉，这对于纳米 压印平版印刷领域的普通技术人员来说是可以知道的。本发明可以应用于除了存储器和信息存储装置之外的其他领 域。本发明可以被用以实现可编程逻辑阵列(PLA )、可编程逻辑器件(PLD ) 或显示器。在显示器装置的情况下，形成在发射体特征部分中的杯形件135 可以涂覆有荧光材料，或替代在真空下密封封闭的场发射体，而使其中收 集荧光气体。衬底还可以由诸如可模制的玻璃或塑料的透明材料制成并且 底部金属可以由诸如氧化铟锡(ITO)的透明材料或本领域普通技术人员 公知的其他透明导体制成。可替代地，允许所产生的光传送绕过支撑场发
射体尖端的顶部金属导体桥。因其荧光颜色而选择的不同气体可以被收集 到不同位的位置以实现彩色显示器。根据本发明所构造的装置可以应用于像这样的领域存储数字 文本、数字图书、数字音乐、数字音频、数字照相(其中一个或多个数字静止图像可以被存储为包括连续的数字图像)、数字视频以及数字地图绘 制(其中可以存储一个或多个数字地图)，还有它们的任意组合。这些装 置可以被嵌入或为可移除的或在装置中可移除和互换的。它们可以以包括
紧凑式闪存卡、安全数字存储卡、多媒体存储卡、PCMCIA卡、记忆棒的 任何种类工业标准的形状因子，和以包括球栅阵列、双列直插式封装 (DIP's)、 SOICs, PLCC, TQFP's及类似物的更多种类的集成电路封装中的任 何一种，以及以定制设计的封装来进行封装。这些封装可仅包括存储芯片、 多个存储芯片、连同控制器或其他逻辑装置的一个或多个存储芯片、或诸 如PLD，s、 PLA，s、微控制器、微处理器、控制芯片或芯片组或其他定制或 标准电路的其他存储装置。例如，在容纳多个存储芯片的封装中，该封装 可以包括在每一 交叉点处限定存储位的第三和第四多个交叠的导体(例如 导线)。 .....、、 ，一、、 、，、个'、二 i
和其变更例。这并不旨为穷举或限制本发明于所公开的明确形式。根据以 上教导许多修改和变化是可能的。本发明的保护范围不旨在受限于该具体 描述，而是由附属的权利要求所限定。
权利要求
1.一种构件，包括第一多个导体；与该第一多个导体交叠的第二多个导体，其中在该第一和第二多个导体之间的每个交叉点处限定一个存储位；和多个非线性电子发射装置，其中每一装置被布置在该第一和第二多个导体之间的交叉点处。
2. 根据权利要求1所述的构件，其中该非线性电子发射装置的每一 个为冷发射装置。
3. 根据权利要求1所述的构件，其中该非线性电子发射装置的每一 个为场发射装置。
4. 根据权利要求1所述的构件，其中该非线性电子发射装置的每一 个包括腔体。
5. 根据权利要求1所述的构件，其中该腔体包括真空。
6. 根据权利要求5所述的构件，其中该腔体包括至少一种惰性气体。
7. 根据权利要求5所述的构件，其中该腔体包括至少一种磷光材料。
8. 根据权利要求1所述的构件，还包括连接于该第一和第二多个导 体中的至少一个的寻址电路，该寻址电路选择该第一和第二多个导体中的 一个。
9. 根据权利要求8所述的构件，其中该寻址电路包括非线性电子发 射装置的第一阵列。
10. 根据权利要求8所述的构件，还包括连接于该第一和第二多个导 体中的至少一个的输出检测电路，该输出检测电路检测在由该寻址电路所 选择的存储位处是否存在非线性电子发射二极管。
11. 根据权利要求IO所述的构件，其中该输出检测电路包括非线性电 子发射装置的第二阵列。
12. 根据权利要求1所述的构件，还包括能够在每一存储位处表现出 至少两个离散的阻抗水平的材料层。
13. 根据权利要求12所述的构件，其中该材料包括至少一种可熔融 或不可熔融材料。
14. 根据权利要求12所述的构件，其中该材料包括至少一种相变材沣牛或；兹性材津牛。
15. 根据权利要求14所述的构件，其中该材料包括硫属化物。
16. 根据权利要求1所述的构件，其中该第一和第二多个导体被布置在分离的封装中。
17. 根据权利要求16所述的构件，其中该封装具有可移除的形状因数。
18. 根据权利要求16所述的构件，其中该封装包括至少一个逻辑装置。
19. 根据权利要求18所述的构件，其中该至少一个逻辑装置包括控制器。
20. 根据权利要求16所述的构件，还包括第三多个导体；和与该第三多个导体交叠的第四多个导体，其中在该第三和第四多个导体之间的每个交叉点处限定存储位。
21. 根据权利要求1所述的构件，其中该第一和第二多个导体被布置在显示器装置中。
22. 根据权利要求1所述的构件，其中该第一和第二多个导体被布置在可编程的逻辑阵列中。
23. 根据权利要求1所述的构件，其中该第一和第二多个导体被布置在衬底上，并且该多个非线性电子发射二极管在朝该衬底的方向上发射电子。
24. 根据权利要求1所述的构件，其中该多个非线性电子发射装置中的每一个包括发射体尖端。
25. 根据权利要求24所述的构件，其中该多个非线性电子发射装置中的至少一个的所述发射体尖端被熔化，致使该非线性电子发射装置不起作用。
26. —种方法，包括通过以下步骤在衬底上形成多个非线性电子发射装置在该衬底的顶表面中形成第一多个凹槽；在整个该衬底上形成发射体尖端材料层，其中该层的第 一部分被布置在该第一多个凹槽上方并且该层的第二部分被布置在该第一多个凹槽中；以及移除该发射体尖端材料层的该第 一部分。
27. 根据权利要求26所述的方法，其中移除该发射体尖端材料层的所述第一部分包括平面化。
28. 根据权利要求26所述的方法，其中形成该第一多个凹槽包括以下步骤在整个该衬底上形成掩膜层；移除在第一多个区域中的该掩膜层的部分；以及刻蚀掉在该第 一 多个区域中的衬底。
29. 根据权利要求26所述的方法，其中形成该第一多个凹槽包括压印该村底的顶表面。
30. 根据权利要求26所述的方法，其中形成该第一多个凹槽包括压紋该衬底的顶表面。
31. 根据权利要求26所述的方法，其中形成该第一多个凹槽包括注射成型该衬底的顶表面。
32. 根据权利要求26所述的方法，还包括在该衬底的顶表面中形成第二多个凹槽，其中在移除该发射体尖端材料层的该第一部分之后，该第二多个凹槽的每一个基本上没有发射体尖端材料。
33. 根据权利要求32所述的方法，其中该第二多个凹槽的深度小于该第一多个凹槽的深度。
全文摘要
通过将存储阵列中的基于半导体的二极管改为基于冷阴极场发射极的装置，降低了在二极管阵列存储装置中的装置比例尺寸及它们的成本。场发射体和场发射体阵列可以采用基于形貌分布的平版印刷技术来制造。
文档编号G11C7/00GK101689401SQ200780053672
公开日2010年3月31日 申请日期2007年5月7日 优先权日2007年5月7日
发明者D·R·谢泼德 申请人:康拓半导体股份有限公司