半导体集成电路的制作方法

专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及一种具有触发型存储单元的半导体集成电路，尤其涉 及一种字线的电压控制技术。
背景技术：
近年来，伴随着设计规则(process rule)的微细化，半导体集成 电路的省面积化、电源电压的低电压化在急速地深入。其弊端是，在 具有例如静态型随机存取存储器(以下，称其是SRAM (static random-access memory)那样的触发型存储单元的半导体集成电路中， 由于构成存储单元的各个晶体管的特性偏差、电源电压的低电压化等 原因，已经非常难以使存储单元具有稳定的特性。结果是，半导体集 成电i 各的成品率下降。
我们已知， 一般情况下，在假定晶体管宽度W、晶体管长度L 时，晶体管的阈值电压Vt的偏差将与宽度和长度的乘积的平方根的 倒数成正比地变化。换句话说，若随着设计规则的微细化，晶体管宽 度W、晶体管长度L缩小，则晶体管地阈值电压Vt的偏差增大。
如上所述，为了在已微细化的设计规则下确保半导体集成电路的 稳定特性、性能，非常重要的是抑制构成半导体集成电路的各个元件 的偏差。
SRAM的存储单元特性有静态噪音容许量(以下称其为SNM (Static Noise Margin) 。 SNM是显示对噪音的容许量的指标，该数 值越大，则表示存储单元的数据保存特性越好(例如，在字线处于激 活状态时，存储单元中的触发器所保存的数据越难以翻转，数据的保 存特性越好)。 一般情况下，通过使构成SRAM的存储单元的存取 晶体管的导电率减小，SNM即得以改善。作为改善SNM的技术已知有以下各例。专利文献1中7>开了这 样的技术，将相互不同的电源电压供给SRAM的周边电路和存储器
载了升压电源电路、降压电源电路的结构。
控制存取晶体管的栅极端的字线由SRAM的周边电路用电源驱
电压。这样，因为由字线控制的存取晶体管的导电率下降，所以SNM 得到改善。
在专利文献2中公开了这样的技术，使由N型MOS晶体管(以 下称其为NMOS ( n-channel metal oxide semiconductor)晶体管)和P 型MOS晶体管(以下称其为PMOS ( p-channel metal oxide semiconductor)晶体管)构成的传输门串联在字线上。因为将激活状 态的字线的电压值控制为一个比电源电压低出NMOS晶体管的阈值 电压的低电压值，所以能够使存取晶体管的导电率下降，从而改善 SNM。
《专利文献1》 日本^^开专利公报特开2002- 368135号7>才艮 《专利文献2》 日本公开专利公报特开2005 - 276277号公报

发明内容
-发明要解决的问题-
然而，在不能将两种电源提供给SRAM的情况下(在是只能提 供单一电源的结构的情况下)，则不可能利用专利文献1中的方法。
象专利文献l那样，因为在装载升压电源电路、降压电源电路的 情况下，控制的是整个周边电路或者整个存储阵列的电源，所以功耗 增加。通过装载升压电源电路、降压电源电路，整个电路的平面布置 面积增大，这就是问题。
在象专利文献2那样使用传输门的情况下，只能使激活状态的字 线的电压值成为一个比电源电压低出NMOS晶体管的阈值电压的值。而且，因为是一个将传输门串联在驱动字线的字线驱动电路上的结 构，所以驱动字线的能力下降，字线电压的上升、下降速度恶化，这 也是问题。
在让字线长时间地处于激活状态的情况下，字线的电压会由于经 由传输门等的漏电流而上升到电源电压那么大。换句话说，不能够将
字线电压控制在所希望的值(比电源电压低NMOS晶体管的阈值电 压)上。因为没有考虑构成电路的各个元件的偏差的影响，所以在已 微细化的设计规则下，非常难以确保半导体集成电路的稳定特性、性 能。这是问题。
本发明的目的在于，在包括存储单元的半导体集成电路中，即使 晶体管特性有偏差、动作环境有变化，也能够对静态噪音容许量进行 改善。
-用以解决技术问题的技术方案-
为解决上述问题，本发明所采取的技术方案是，该半导体集成电 路包括多个存储单元，被布置为矩阵状，多条字线，分别对应于所 述多个存储单元的各行，多个字线驱动器，分别驱动所述多条字线， 以及多个下拉电路，分别连接在所述多条字线上，当所述连接的字线 处于激活状态时，使该字线的电压成为电源电压以下。所述多个字线 驱动器分别具有用以使所对应的字线成为激活状态的晶体管；所述多 个下拉电路分别具有下拉晶体管，该下拉晶体管是导电型与包括在驱 动所对应的字线的字线驱动器中的所述晶体管一样的晶体管，对该字 线进行下拉。
据此，因为具有将字线下拉的下拉晶体管，所以能够抑制激活状 态的字线的电压，改善存储单元的静态噪音容许量。因为下拉晶体管 和用以使字线成为激活状态的晶体管的导电型 一 样，所以即使晶体管 特性出现偏差，电源电压、温度等动作环境有变化，也能够将激活状 态的字线的电压控制在最佳值上。
-发明的效果-
根据本发明，能够使激活状态的字线的电压成为最佳值。因为能够改善存储单元的静态噪音容许量，所以能够实现具有稳定的存储单 元特性、功耗低的半导体集成电路。


图l是显示本发明第一实施形态所涉及的半导体集成电路的构成 的方框图。
图2是显示图1的存储单元的构成的电路图。 图3是显示本发明第二实施形态所涉及的半导体集成电路的构成 的方框图。
图4是显示本发明第三实施形态所涉及的半导体集成电路的构成 的方框图。
图5是显示本发明第三实施形态的变形例所涉及的半导体集成电 路的构成的方框图。
图6是显示本发明第四实施形态所涉及的半导体集成电路的构成 的方框图。
图7是显示图6的晶体管特性测量电路的构成之例的电路图。 图8是显示图6的晶体管特性测量电路的其它构成之例的电路图。
图9是显示第四实施形态的变形例所涉及的半导体集成电路的构 成的方框图。
具体实施例方式
下面，参考附图详细地说明本发明的实施形态。 (第一实施形态)
图l是显示本发明第一实施形态所涉及的半导体集成电路的构成 的方框图。图1的半导体集成电路包括存储单元IOA、 IOB、 IOC、 IOD、字线驱动器20A、 20B以及下拉电路30A、 30B。
字线驱动器20A、 20B都包括PMOS晶体管21和NMOS晶体管 26。下拉电路30A、 30B都包括作为下拉晶体管的PMOS晶体管31。在字线驱动器20A、 20B中，由PMOS晶体管21和NMOS晶体 管26构成反相器。字线驱动器20A、 20B分别将行地址信号/ RAD1 、 /RAD2翻转后输出给字线WL1、 WL2。
在下拉电路30A、 30B中，PMOS晶体管31的源极端分别连接 在字线WL1、 WL2上，PMOS晶体管31的斥册极端和漏极端都接地。
在设在行方向上的字线WL1、 WL2与设在列方向上的位线对 BL1、 /BL1的交点、字线WL1、 WL2与设在列方向上的位线对BL2、 /BL2的交点上，各设置一个存储单元IOA、 IOB、 IOC、 IOD。在图 1中省略了图示，但图1中的半导体集成电路进一步包括位线对及字 线，同样，还包括被布置成矩阵状的存储单元。这些存储单元对信息 进行存储，构成存储阵列。每条字线上连接有与字线驱动器20A和下 拉电路30A —样的电路。
图2是显示图1中的存储单元10A的构成的电路图。存储单元 IOA具有负载晶体管ll、 12、驱动晶体管16、 17以及存取晶体管 18、 19。
负载晶体管11和驱动晶体管16构成反相器，负载晶体管12和 驱动晶体管17构成反相器。 一个反相器的输入端和输出端连接在另 一个反相器的输出端和输入端来构成触发器。该触发器进行数据的保 存。
存取晶体管18、 19的栅极端都连接在字线WL1上，漏极端分别 连接在位线对BL1、 /BL1上。存取晶体管18、 19的源极端分别连 接在两个反相器的输出端。
使字线WL1成为高电平(激活状态)，使事先预充电到高电平 的位线对BL1、 /BL1中一方的电位从高电平成为低电平， <更能够将 数据写入存储单元10A中。事先将位线对BL1、 /BL1预充电到高电 平准备着，并使字线WL1成为激活状态，便能够将数据从存储单元 10A中读出。根据存储单元中的触发器所存储保存的状态任一方的位 线的电位从高电平变为低电平。
图1的半导体集成电路的存储单元都是SRAM存储单元，构成与图2的存储单元10A —样。
对图1的半导体集成电路的动作进行说明。首先，对字线WL1、 WL2是非激活状态(低电平)的情况进行说明。行地址信号/RADl、 /RAD2都是高电平时，字线WL1、 WL2成为非激活状态。此时， 因为构成下拉电路30A、 30B的PMOS晶体管31截止，所以对字线 WL1、 WL2无影响。
接下来，对字线成为激活状态(高电平)的情况进行说明。当行 地址信号/RADl或者/RAD2中任意一方是低电平时，所对应的字 线成为激活状态。这里，例如假定行地址信号/RAD1成为低电平。
若行地址信号/RADl成为低电平，则构成字线驱动器20A的 PMOS晶体管21导通(NMOS晶体管26截止)，使字线WL1成为 高电平。此时，连接在字线WL1上构成下拉电路30A的PMOS晶体 管31导通，该晶体管将字线WL1下拉。于是，字线WL1的电压成 为由PMOS晶体管21及31决定的分压比决定的电压(在无下拉电路 30A的情况下，字线WL1的电压成为电源电压VDD)。
一般情况下，通过使构成SRAM存储单元的存取晶体管的导电 率下降，静态噪音容许度(SNM)便被改善。根据图1的半导体集成 电路，因为使字线WL1的电压比电源电压VDD小，所以存取晶体管 的导电率下降，SNM得到改善。
就是在晶体管特性由于工艺上的偏差等而产生了偏差的情况下， 同一导电型的晶体管特性也会朝着同一方向移动。因为PMOS晶体管 21和31
是同一导电型的晶体管，所以能够将字线WL1的电压偏差抑制 最小值上。
在字线驱动器20A中，可以用NMOS晶体管来代替PMOS晶体 管21。在该情况下，只要下拉电路30A中用NMOS晶体管来替代 PMOS晶体管31即可。
字线的电压，根据存储单元的SNM特性设定即可。若改变构成 下拉电路30A的PMOS晶体管31的能力(例如，改变晶体管的栅极宽度W、栅极长度L),就能够将字线的电压设定在任意一个值上。 一般情况下，在具有同 一栅极宽度W和栅极长度L的PMOS晶 体管和NMOS晶体管中，NMOS晶体管的驱动能力大约是PMOS晶 体管的2倍左右。因此，在使NMOS晶体管的栅极宽度W为1的情 况下，为了使PMOS晶体管具有同一能力，需要使PMOS晶体管的 栅极宽度W为2。
如上所述，晶体管的阈值电压Vt的偏差与宽度和长度的乘积的 平方根的倒数成正比地变化。也就是说，若由需要增大栅极宽度W 的PMOS晶体管构成，则晶体管的阈值电压Vt的偏差变小，晶体管 特性的偏差减少。因此，若使用PMOS晶体管21、 31,则能够抑制 字线的电压出现偏差。
补充说明一下，对由PMOS晶体管31构成下拉电路30A的情况 做了说明，但还可以代替此，用电阻元件、NMOS晶体管来构成下拉 电路。也可以用PMOS晶体管和NMOS晶体管组合构成下拉电路。 (第二实施形态)
图3是显示第二实施形态所涉及的半导体集成电路的构成的方框 图。图3的半导体集成电路与图1的半导体集成电路的不同之处是， 用下拉电路230A、 230B代替了下拉电路30A、 30B,其它地方都相 同。用同一个参考符号来表示其它构成要素，省略说明。
下拉电路230A包括作为下拉晶体管的PMOS晶体管231、 232。 在下拉电路230A中，PMOS晶体管231、 232的源极端连接在字线 WL1上，漏极端接地。PMOS晶体管231、 232的栅极端分别接收字 线电压调节信号/ADJl、 /ADJ2。下拉电路230B除了连接在字线 WL2上这一点与下拉电路230A不同以外，其它地方都和下拉电路 230A —样。
首先，对字线是非激活状态(低电平)的情况进行说明。此时， 因为字线WL1和WL2是低电平，所以构成下拉电路230A、 230B的 PMOS晶体管231、 232，与字线电压调节信号/ ADJ1 、 /ADJ2无关 都截止。因此，下拉电路230A、 230B对字线WL1、 WL2无影响。接下来，对字线成为激活状态(高电平)的情况进行说明。这里，
例如考虑的是行地址信号/RADl成为低电平的情况。若行地址信号 /RAD1成为低电平，则字线驱动器20的PMOS晶体管21使字线 WL1成为高电平。此时，连接在字线WL1上的下拉电路230A的PMOS 晶体管231、 232由字线电压调节信号/ADJl、 /ADJ2控制。
例如，因为若字线电压调节信号/ADJl及/ADJ2中的任一个信 号都是高电平，则PMOS晶体管231、 232中任一个晶体管都截止， 所以字线WL1的电压变得和电源电压VDD相等。
因为若字线电压调节信号/ADJl、 /ADJ2分别是高电平、低电 平，贝'j PMOS晶体管232导通，所以字线WL1的电压成为由PMOS 晶体管21、 232决定的分压比决定的电压。
因为若字线电压调节信号/ ADJ1及/ADJ2都是低电平，则 PMOS晶体管231、 232中任一个都导通，所以字线WL1的电压成为 由PMOS晶体管21与PMOS晶体管231、 232的并联电路决定的分 压比决定的电压。
这样一来，便能够通过字线电压调节信号/ADJl和/ADJ2的组
合来将成为高电平的字线的电压调整为各种各样的值。
存储单元的特性随电源电压、温度、工艺条件等的不同而不同。 根据图3的半导体集成电路，通过改变字线电压调节信号的组合便能 够对字线的电压进行调节。因此，根据存储单元的特性能够很容易地
选择出最佳的字线电压。
如上所述， 一般情况下，在SRAM的存储单元中，通过使高电 平的字线的电压比电源电压VDD小，便能够使存取晶体管的导电率 下降，从而能够改善SNM。但是，因为存储单元的特性因电源电压、 温度、工艺条件等的不同而不同，所以也存在可以使字线电压与电源 电压VDD相等的情况。根据图3的半导体集成电路，能够使高电平 字线的电压和电源电压VDD相等。
在该实施形态中，对由PMOS晶体管231、 232构成下拉电路 230A、 230B的情况进行了说明，但是可以利用将MOS晶体管串联在电阻元件上的构成、NMOS晶体管来代替PMOS晶体管。还可以将 PMOS晶体管和NMOS晶体管组合使用。也可以象图1的PMOS晶 体管31—样，使用连接为二极管的MOS晶体管。
因为成为高电平的字线的电压由同一导电型的晶体管即PMOS 晶体管21、 231、 232决定，所以能够将字线WLI的电压的偏差抑制 在最小值上。
在字线驱动器20A中，可以用NMOS晶体管来代替PMOS晶体 管21,在该情况下，在下拉电路230A中，只要用NMOS晶体管来 代替PMOS晶体管231、 232即可，此时，把将字线电压调节信号/ ADJ1、 /ADJ2翻转后的信号施加给NMOS晶体管。 (第三实施形态)
图4是显示第三实施形态所涉及的半导体集成电路的构成的方框 图。图4的半导体集成电路与图1的半导体集成电路的不同之处是， 用下拉电路330A、 330B代替了下拉电路30A、 30B,还有，进一步 包括下拉电控制电路40，其它地方和图l半导体集成电路一样。用同
一个参考符号来表示其它构成要素，省略说明。
下拉电路330A、 330B都包括作为下拉晶体管的PMOS晶体管 331。在下拉电路330A、 330B中，PMOS晶体管331的源极端分别 连接在字线WL1、 WL2上，下拉控制信号/PD施加在PMOS晶体管
331的斥册才及端，漏极端接地。
下拉控制电路40包括PMOS晶体管41、 42。 PMOS晶体管41、 42串联在电源和接地端之间。PMOS晶体管41、 42的栅极端都接地。 下拉控制电路40将由PMOS晶体管41、42决定的分压比决定的电压 作为下拉控制信号/ PD输出。
首先，对字线是非激活状态(低电平)的情况进行说明。此时， 因为字线WL1和WL2是低电平，所以构成下拉电路330A、 330B的 PMOS晶体管331，与下拉控制信号/PD无关都截止。因此，下拉电 i 各330A、 330B对字线WL1、 WL2无影响。
接下来，对字线成为激活状态(高电平)的情况进行说明。这里，例如考虑的是行地址信号/RADl成为低电平的情况。若行地址信号 /RAD1成为低电平，则字线驱动器20A的PMOS晶体管21使字线 WL1成为高电平。此时，因为下拉控制电路40将下拉控制信号/PD 输出，构成下拉电路330A的PMOS晶体管331导通，所以字线WL1 的电压成为由字线驱动器20A的PMOS晶体管21及下拉电路330A 的PMOS晶体管331决定的分压比决定的电压。
这样，根据图4的半导体集成电路，因为字线WL1的电压比电 源电压VDD小，所以存取晶体管的导电率下降，SNM得以改善。
字线WL1的电压根据存储单元10A的SNM特性设定即可。因 为下拉控制信号/PD由PMOS晶体管41、 42决定的分压比决定，所 以通过改变PMOS晶体管41、 42的栅极宽度W和栅极长度L,便能 够改变下拉控制信号/PD。若由下拉控制信号/PD改变下拉电路 330A的PMOS晶体管331的能力，便能够任意地设定字线WL1的电 压。
补充说明一下，在下拉控制电路40中可以将字线电压调节信号 /ADJ1施加给PMOS晶体管41的栅极。还可以使用将同样的PMOS 晶体管多个并联的电路来代替PMOS晶体管41，将相互不同的字线 电压调节信号施加给各个晶体管。
在该实施形态中，说明的是由PMOS晶体管331构成下拉电路 330A、 330B的情况，但是可以利用将MOS晶体管串联在电阻元件上 的构成、NMOS晶体管来代替PMOS晶体管。还可以将PMOS晶体 管和NMOS晶体管组合使用。也可以象图1的PMOS晶体管31 —样， 使用二极管连接的MOS晶体管。
因为下拉控制信号/PD由同一导电型的晶体管即PMOS晶体管 41、 42决定，所以能够将下拉控制信号/PD与字线WL1的电压的 偏差抑制在最小值上。
在字线驱动器20A中，可以用NMOS晶体管来代替PMOS晶体 管21，在该情况下，在下拉电路330A中，只要用NMOS晶体管来 代替PMOS晶体管331即可。还可以用两个NMOS晶体管来代替下拉控制电路40中的PMOS 晶体管41、 42。
图5是显示第三实施形态的变形例所涉及的半导体集成电路的构 成的方框图。图5的半导体集成电路与图4的半导体集成电路的不同 之处，用下拉控制电路240代替了下拉控制电路40，其它地方都一样。
下拉控制电路240与下拉控制电路40的不同之处是，将行时钟 信号/RCK施加给PMOS晶体管42的栅极端，其它地方都和下4立控 制电路40 —样。行时钟信号/RCK是与行地址信号/RAD1或者/ RAD2同步的信号，是在字线中的任意一条字线成为激活状态时成为 低电平的信号。
在下拉控制电路240中，只有字线是激活状态时，电流才从电源 流入接地线。在图4的下拉控制电路40中，因为电流总是从电源流 入接地线，所以根据图5的半导体集成电路能够实现低功耗化。 (第四实施形态)
图6是显示第四实施形态所涉及的半导体集成电路的构成的方框 图。图6的半导体集成电路100包括存储电路2、 4、晶体管特性测 量电路60、输入垫71、 72、 73，它们都形成在同一半导体芯片上。 存储电路2、 4都是利用字线电压调节信号/ADJl、 /ADJ2进行控 制的SRAM存储电路，例如是图3的半导体集成电路。为了简{更， 图6中，省略了对一般的SRAM所具有的其它输出入端(例如地址 输入端、数据输出入端)的图示。
输入垫71、 72与存储电路2、 4相连接。字线电压调节信号/ ADJ1、 / ADJ2从外部分别施加给输入垫71、 72。晶体管特性测量电 路60是用以确认形成在半导体集成电路100中的晶体管特性的电路。
图7是显示图6的晶体管特性测量电路60的构成之例的电路图。 晶体管特性测量电路60具有作为测量用晶体管使用的NMOS晶体管 61。 NMOS晶体管61的漏极连接在输入垫73上，源极接地。NMOS 晶体管61的栅极和漏极相连接(二极管连接)。
通过让电流流入输入垫73并测量这时的电压，便能够求出NMOS晶体管61的特性。通过将电压施加给输入垫73并测量此时的电流值， 便能够求出NMOS晶体管61的特性。若使用测量半导体集成电路的 检查装置等，则能够很容易地进行这样的测量。
事先用晶体管特性测量电路60将半导体集成电路100的晶体管 特性测量好，再根据所得到的结果，决定字线电压调节信号/ADJl、 /ADJ2的组合以便存储电路2、 4的字线电压成为适当值。
这样，利用图6的半导体集成电路100便能够生成对实际形成的 存储电路2、 4而言最佳的字线电压。可以将参考图4说明的、具有 施加了多个字线电压调节信号的下拉控制电路的半导体集成电路作 存储电路2、 4用，在该情况下，能够生成对存储电路2、 4而言最佳 的下拉控制信号/PD。
最好是，晶体管特性测量电路60的NMOS晶体管61是构成与 图2的存储单元10A的存取晶体管18、 19或者驱动晶体管16、 17 一样(也就是说，尺寸、形状相同，扩散区域、栅极等分别形成在同 一层)的晶体管。因为SNM特性是一由构成存储单元IOA的存储单 元晶体管决定的特性，与存取晶体管、驱动晶体管的特性有关。因此， 若测量与存储单元晶体管形成在同一个半导体芯片上、构成又相同的 晶体管的特性，并利用该结果，便能够生成其值更适当的字线电压、 下拉控制信号/PD。
在SNM特性与负载晶体管的特性之间互相有关系的情况下，晶 体管特性测量电路60可以拥有存储单元10A的负载晶体管11或者 12 (PMOS晶体管)来代替NMOS晶体管61。而且，又可以4吏晶体 管特性测量电路60具有存取晶体管或者驱动晶体管(NMOS晶体管)、 负载晶体管(PMOS晶体管)，并测量这些晶体管的特性。
图8是显示图6的晶体管特性测量电路60的构成的其它例的电 路图。晶体管特性测量电路260具有并联的多个NMOS晶体管61。 各个NMOS晶体管61的栅极和漏极相连接。
若设计规则进一步微细化，则晶体管特性的偏差会变得非常大。 因此，与测量一个晶体管的特性相比，测量多个晶体管的特性更能够以更高的精度获得同 一 半导体芯片上的晶体管的特性，从而能够生成
更适当的字线电压、下拉控制信号。在图8的晶体管特性测量电路中， 最好是，NMOS晶体管61的构成与构成图2的存储单元10A的存储 单元晶体管一样。
图9是显示第四实施形态的变形例所涉及的半导体集成电路的构 成的方框图。图9的半导体集成电路200，是在图6的半导体集成电 路100中进一步包括存储电路2B、 4B、晶体管特性测量电路60B、 输入垫71B、 72B、 73B而构成的。半导体集成电路200的构成要素
形成在同一半导体芯片上。
输入垫71B、 72B与存储电路2B、 4B连接。字线电压调节信号 /ADJ1、 / ADJ2从外部分别施加给输入垫71B、 72B。
存储电路2B、 4B都是利用字线电压调节信号/ADJl、 /ADJ2 进行控制的SRAM存储电路，构成大致与存储电路2、 4一样。晶体 管特性测量电路60B的构成大致与晶体管特性测量电路60 —样。但 是，构成存储单元2B、 4B和晶体管特性测量电路60B的晶体管的阈 值电压比构成存储单元2、 4及晶体管特性测量电路60的晶体管的阈 值电压高。
这样，半导体集成电路200由多个晶体管组构成，该晶体管组分 别具有与其它晶体管组不同的阔值电压的多个晶体管，对应于这些晶
体管组中的每 一 个晶体管组具有包括所对应的晶体管组中的晶体管 的晶体管特性测量电路。若从半导体集成电路200的外部测量各个晶 体管特性测量电路的晶体管特性，便能够根据该结果，生成对各个半 导体组而言最佳的字线电压、下拉控制信号。
在以上各个实施形态中，半导体集成电路可以具有字数、位数的 设定可变的可编辑存储器(存储编辑器)。
因为若字数、位数(换句话说，存储器的容量)变化，则字线的 负荷也伴随于此而变化，所以可以使字线驱动器的用以驱动字线的能 力成为能够存储在多个存储单元的位数相对应的大小。为了使字线驱 动器的驱动能力变化，在图l等的半导体集成电路中，使构成字线驱动器20A等的PMOS晶体管21的栅极宽度W增大减小即可。
一般情况下，在字数、位数少(存储器的容量小)的情况下，因 为字线、位线的负荷小，所以可以将字线是激活状态的时间缩短。相 反，在字数、位数多(存储器的容量大)的情况下，需要将字线是激 活状态的时间加长。这里，可以将字线驱动器使任意一条字线成为激 活状态的期间的长度设定为能够存储在多个存储单元中的位数相对 应的长度。
字线是激活状态时，因为DC电流从构成字线驱动器的PMOS晶 体管流入下拉晶体管，所以通过将字线是激活状态的时间设定为最佳 值，便能够抑制无用的DC电流，从而能够实现半导体集成电路的低 功耗化。
可以将下拉电路30A等的驱动能力的大小设定为与字线驱动器 20A等的驱动能力(PMOS晶体管21的驱动能力)相对应的大小， 因为字线的电压由PMOS晶体管21和下拉电路决定的分压比决定。 无论字数、位数如何，为了使字线的电压一定不变，只要在例如PMOS 晶体管21的驱动能力大时，增大下拉晶体管的驱动能力即可。
这样根据存储器的字数、位数将字线驱动器及下拉晶体管的能力 最佳化，只有进行平面布置面积、DC电流的最佳化，别无他法。也 就是说，能够实现半导体集成电路的小面积化和低功耗化。
-工业实用性-
综上所述，因为本发明能够改善存储单元的静态噪音容许量，所 以作为具有触发型存储单元的半导体集成电路等很有用。
权利要求
1. 一种半导体集成电路，其特征在于所述半导体集成电路包括多个存储单元，被布置为矩阵状，多条字线，分别对应于所述多个存储单元的各行，多个字线驱动器，分别驱动所述多条字线中的一条字线，以及多个下拉电路，分别连接在所述多条字线中的一条字线上，当所述连接的字线处于激活状态时，使该字线的电压成为电源电压以下；所述多个字线驱动器分别具有用以使所对应的字线成为激活状态的晶体管；所述多个下拉电路分别具有下拉晶体管，该下拉晶体管是导电型与包括在驱动所对应的字线的字线驱动器中的所述晶体管一样的晶体管，对该字线进行下拉。
2. 根据权利要求1所述的半导体集成电路，其特征在于 所述下拉晶体管由施加在所述下拉晶体管的栅极端的字线电压 调节信号控制。
3. 根据权利要求2所述的半导体集成电路，其特征在于所述多个下拉电路分别具有多个所述下拉晶体管，在所述多个下 拉电路中的一个下拉电路所具有的多个下拉晶体管的栅极端分别施 加有相互不同的字线电压调节信号。
4. 根据权利要求2所述的半导体集成电路，其特征在于 所述下拉晶体管能够由所述字线电压调节信号设定为非导通状 态。
5. 根据权利要求2所述的半导体集成电路，其特征在于 所述半导体集成电路进一步包括下拉控制电路，所述下拉控制电路包括串联的同 一导电型的多个晶体管，从所述串联的晶体管间的节 点输出所述字线电压调节信号。
6. 根据权利要求5所述的半导体集成电路，其特征在于在所述多条字线中的任意 一 条字线是激活状态时，所述下拉控制 电路输出使所述下拉晶体管导通的所述字线电压调节信号。
7. 根据权利要求2所述的半导体集成电路，其特征在于 所述半导体集成电路在同一半导体芯片上进一步包括具有测量用晶体管的晶体管特性测量电路。
8. 根据权利要求7所述的半导体集成电路，其特征在于 所述测量用晶体管是构成与用在所述多个存储单元中的晶体管一样的晶体管。
9. 根据权利要求8所述的半导体集成电路，其特征在于 所述晶体管特性测量电路具有多个所述测量用晶体管； 所述多个测量用晶体管并联。
10. 根据权利要求7所述的半导体集成电路，其特征在于 所述半导体集成电路包括多个所述晶体管特性测量电路；所述多个晶体管特性测量电路分别对应于多个晶体管组，所述多个晶体管组分别具有构成所述半导体集成电路的多个晶体管；所述多个晶体管组中的每个晶体管组中所包含的晶体管具有与 其它晶体管组中的晶体管不同的阈值电压。
11. 根据权利要求1所述的半导体集成电路，其特征在于 所述字线驱动器，使让所述多条字线中的任意一条字线成为激活状态的期间的长度成为与能够存储在所述多个存储单元中的位数相 对应的长度。
12. 根据权利要求1所述的半导体集成电路，其特征在于 所述多个下拉电路，使它的驱动能力的大小成为与能够存储在所述多个存储单元中的位数的大小。
全文摘要
本发明公开了一种半导体集成电路。其包括布置为矩阵状的多个存储单元，分别对应于所述多个存储单元的各行的多条字线，分别驱动所述多条字线中所对应的字线的多个字线驱动器，以及分别连接在所述多条字线中所对应的字线上的多个下拉电路，当所述连接的字线处于激活状态时，所述下拉电路使该字线的电压成为电源电压以下；所述多个字线驱动器分别具有用以使所对应的字线成为激活状态的晶体管；所述多个下拉电路分别具有下拉晶体管，该下拉晶体管是导电型与包括在驱动所对应的字线的字线驱动器中的所述晶体管一样的晶体管，对该字线进行下拉。
文档编号G11C11/413GK101286360SQ20081008183
公开日2008年10月15日 申请日期2008年4月8日 优先权日2007年4月12日
发明者山上由展 申请人:松下电器产业株式会社