专利名称：芯片数据的读写方法和装置的制作方法
技术领域：
本发明涉及通信领域，并且特别地，涉及一种芯片数据的读写 方法和装置。
背景技术：
在电路设计的许多技术领域当中，经常会遇到需要对输入的数 据进行一定时间的延迟然后输出给外围芯片的情况。
在这种需要延迟发送的情况下，通常的做法是使用两片存储
(memory)芯片，并且采用乒兵方式同时"i方问两片 memory芯片， 一片memory芯片在写入凄t据时，另外一片memory芯片在读出凄t 据，类似地，对于外围memory芯片也采用类似的兵乓方式进行访 问。
在这种方式下，延迟的时间取决于memory的大小，乂人而达到 控制读出和写入的时间，从而可以实现数据的延时输出。
具体的实现方式如图1所示。即，两个memory芯片均通过地 址总线和数据总线与 一般装置进行连接，接收一般装置的时钟信号 A并在一^L装置的读写控制下进行读写。
这种方案需要两片memory芯片，因此会占用很多的资源。目 前，尚未提出能够解决这种资源占用过多的问题的技术方案。
发明内容
考虑到上述问题而做出本发明，为此，本发明的主要目的在于 提供一种芯片数据的读写机制，以解决相关技术中数据读写占用芯 片资源过多的问题。
根据本发明的实施例，提供了一种芯片数据的读写方法，用于 对存储芯片执行延迟的读取和写入。
该方法包"^舌才艮据《会定延迟时间i殳置读写周期；在读写周期内 设置进行读取的起始时间点和结束时间点、以及进行写入的起始时 间点和结束时间点；根据设置的进行读取的起始时间点和结束时间 点、以及进行写入的起始时间点和结束时间点对存储芯片进行数据 的读ipuf口写入。
其中，设置进行读取的起始时间点和结束时间点、以及进行写 入的起始时间点和结束时间点的处理具体为
将以读写周期为周期的时钟信号作为参照，将时钟信号的 一次 开始上升的时刻以及之后的最近一次下降完毕的时刻之间的时间賴: 作为一个时钟信号周期；
在每个时钟信号周期当中，将时钟信号开始上升的时刻作为进 行读取的起始时间点，将时钟信号开始下降的时刻作为进行读取的 结束时间点以及进行写入的起始时间点，并将时钟信号下降完毕的 时刻作为进4亍写入的结束时间点。
并且，在读写周期发生变化的情况下，进一步包括才艮据变化
后的读写周期调节时钟信号的周期，并纟艮据调节后的时钟信号进行 读取和写入。此外，在读写周期内，进行读取的时间与进行写入的时间相等。
根据本发明的另 一 实施例，提供了 一种芯片数据的读写装置， 用于对存储芯片执行延迟的读取和写入。
该装置包括数据接口，用于从外部接收给定的延迟时间；时 钟倍频电路，用于才艮据给定的延迟时间对改变预定时钟信号的周期； 存储接口 ，用于在预定信号的周期内的完成对存储芯片的读取和写 入。
其中，存储接口在预定始终4言号的周期内和读取的处理具体为
将时钟信号的一次开始上升的时刻以及之后的最近一次下降完 毕的时刻之间的时间段作为 一个时钟信号周期；在每个时钟信号周 期当中，将时钟信号开始上升的时刻作为进行读取的起始时间点， 将时钟信号开始下降的时刻作为进行读取的结束时间点以及进行写 入的起始时间点，并将时钟信号下降完毕的时刻作为进4于写入的结 束时间点；才艮据进行读取的起始时间点和结束时间点、以及进行写 入的起始时间点和结束时间点多对存储芯片进行读取和写入。
并且，时钟倍频电路还用于在读写周期发生变化的情况下，根 据变化后的读写周期调节预定时钟信号的周期，并4艮据调节后的预 定时钟信号的周期进行读取和写入
此外，在读写周期内，进行读取的时间与进行写入的时间相等。
通过本发明的上述4支术方案，可以在A 使用一片memory芯片 的情况下实现数据的延时读写。
此处所说明的附图用来提供对本发明的进一步理解，构成本申 请的一部分，本发明的示意性实施例及其说明用于解释本发明，并
不构成对本发明的不当限定。在附图中
图1是根据相关技术的芯片数据读写的示意图；； 、、、、二 '、、
图3是根据本发明装置实施例的芯片数据的读写装置的框图4是才艮据本发明装置实施例的芯片凄丈据的读写装置在实际应 用过程中的连4妻示意图5是^4居本发明装置实施例的芯片数据的读写装置进行读写 的时序图。
具体实施例方式
方法实施例
在本实施例中，4是供了一种芯片^t据的读写方法，用于对 memory芯片才丸^f亍延迟的读取和写入。
如图2所示，根据本实施例的芯片数据的读写方法包括步骤 S202,根据给定延迟时间设置读写周期；步骤S204，在读写周期内 设置进行读取的起始时间点和结束时间点、以及进行写入的起始时 间点和结束时间点；步骤S206,根据设置的进行读取的起始时间点 和结束时间点、以及进4亍写入的起始时间点和结束时间点对memory 芯片进行数据的读取和写入。其中，设置进行读取的起始时间点和结束时间点、以及进行写
入的起始时间点和结束时间点的处理具体可以为
将以读写周期为周期的时钟信号作为参照，将时钟信号的一次 开始上升的时刻以及之后的最近一次下降完毕的时刻之间的时间段 作为一个时钟信号周期；
在每个时钟信号周期当中，将时钟信号开始上升的时刻作为进 行读取的起始时间点，将时钟信号开始下降的时刻作为进行读取的 结束时间点以及进行写入的起始时间点，并将时钟信号下降完毕的 时刻作为进4亍写入的结束时间点。
当然，本领域技术人员应当理解，具体时间点的选4奪可以有很 多其它方式，即，可以将一个将时钟信号的一次开始下降的时刻以 及之后的最近一次上升完毕的时刻之间的时间段作为 一个时钟信号 周期；并且，在每个时钟信号周期当中，将时钟信号开始下降的时 刻作为进行读取的起始时间点，将时钟信号开始上升的时刻作为进 行读取的结束时间点以及进行写入的起始时间点，并将时钟信号上 升完毕的时刻作为进^f亍写入的结束时间点。
另外，还可以将一个时钟信号周期内的其它指定时间点作为写 入以及读取的#1^亍时间点。
另外，在读写周期发生变化的情况下，进一步包括才艮据变化
后的读写周期调节时钟信号的周期，并纟艮据调节后的时钟信号进行 读取和写入。
并且，在上述处理中，在每个读写周期内，进行读取的时间与 进行写入的时间相等。装置实施例
在本实施例中，提供了一种芯片数据的读写装置，用于对
memory芯片4丸^亍延迟的读耳又和写入。
如图3所示，根据本实施例的芯片数据的读写装置包括数据 接口 302,用于乂人外部接收给定的延迟时间，以及与外部实现数据 的传递；时钟倍频电^各304,用于才艮据《合定的延迟时间对改变预定 时钟信号的周期，具体地，可以将预定时钟信号的频率提高为原始 时钟频率的2#"; memory 4妄口 306,用于在预定信号的周期内的完 成对 memory芯片的读取和写入。
该装置与memory芯片的连接关系如图4所示。其中，在该装 置中，包4舌凝:据，接口 402, memory 4妄口控制才莫块404，以及时钟 模块406，其中，将倍频电路集成在时钟模块406中，使时钟模块 406能够实现发送时钟信号，并且能够自行控制时钟信号的频率。
该装置通过地址总线和数据总线与memory芯片连接，并进行 读写的控制。
为了实现使用一片memory芯片完成对数据的延时，需要在一 个时钟周期里完成一次数据的写梯:作和一次凄t据的读才喿作，即，需 要用到一个时钟的上升沿和下降沿。具体地，memory接口在预定 始会冬4言号的周期内和读取的处理具体为
将时钟信号的一次开始上升的时刻以及之后的最近一次下降完 毕的时刻之间的时间段作为 一个时钟信号周期；
在每个时钟信号周期当中，将时钟信号开始上升的时刻作为进 行读取的起始时间点，将时钟信号开始下降的时刻作为进行读取的结束时间点以及进行写入的起始时间点，并将时钟信号下降完毕的
时刻作为进4亍写入的结束时间点；
根据进行读取的起始时间点和结束时间点、以及进行写入的起 始时间点和结束时间点多对memory芯片进4亍读取和写入。
并且，上述时钟倍频电3各还用于在读写周期发生变化的情况下， 根据变化后的读写周期调节预定时钟信号的周期，并根据调节后的 预定时钟信号的周期进行读取和写入。
另外，在每个读写周期内，进行读取的时间与进行写入的时间 相等。
采用提高时钟频率的方法，即提高时钟频率为原来时钟频率的 两4咅就可以实现在原来的一个时钟周期里完成一次凄t据写和一次凄t 氺居读才喿作。在新的时4中频率下，当前时4中周期完成一次凄史据的读出 操作，在下一个时钟周期完成一次数据的写入操作。具体操作时序 如图5所示。
在图5中的c点完成对memory芯片的数据读出操作，在d点 完成对memory芯片的凄t据写入才喿作，即，相当于在a点完成对 memory芯片的数据读出操作和b点完成对memory芯片的数据写入 操作。对于用时钟A (如图1所示)，在一个时钟周期完成一次f史据 读出才喿作和一次凄t据写入才喿作与4吏用时钟B在一个时钟周期完成一 次数据读出操作在接着的 一个时钟周期完成一次数据写入操作在时 间上是相等的，即，在宏观上二者功能是一致的，但是采用本发明 之后，还能够进一步达到控制读写延迟的目的。
综上所述，借助于本发明的技术方案，可以在仅使用一片 memory芯片的情况下实现J史I居的延时读写，乂人而节省了 memory芯片和其它相关的控制资源，降低了制造成本，方便了电路板的布 局设计。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明， 对于本领i或的^支术人员来i兌，本发明可以有各种更改和变化。凡在 本发明的精神和原则之内，所作的任何修改、等同替换、改进等， 均应包含在本发明的保护范围之内。
权利要求
1.一种芯片数据的读写方法，用于对存储芯片执行延迟的读取和写入，其特征在于，所述方法包括根据给定延迟时间设置读写周期；在所述读写周期内设置进行读取的起始时间点和结束时间点、以及进行写入的起始时间点和结束时间点；根据设置的所述进行读取的起始时间点和结束时间点、以及所述进行写入的起始时间点和结束时间点对所述存储芯片进行数据的读取和写入。
2. 才艮据斥又利要求1所述的方法，其特4正在于，i殳置所述进4亍读耳又 的起始时间点和结束时间点、以及所述进行写入的起始时间点 和结束时间点的处理具体为将以所述读写周期为周期的时钟信号作为参照，将所述时 钟信号的一次开始上升的时刻以及之后的最近一次下降完毕 的时刻之间的时间段作为 一个时钟信号周期；在每个时钟信号周期当中，将所述时钟信号开始上升的时 刻作为进行读取的起始时间点，将所述时钟信号开始下降的时 刻作为进行读取的结束时间点以及进行写入的起始时间点，并 将所述时钟信号下降完毕的时刻作为进4于写入的结束时间点。
3. 根据权利要求2所述的方法，其特征在于，在所述读写周期发 生变化的情况下，进一步包括4艮据变化后的所述读写周期调 节所述时钟信号的周期，并根据调节后的所述时钟信号进行读 取和写入。
4. 根据权利要求1至3中任一项所述的方法，其特征在于，在所 述读写周期内，进行读取的时间与进行写入的时间相等。
5. —种芯片数据的读写装置，用于对存储芯片执行延迟的读取和 写入，其特征在于，所述装置包括数据接口 ，用于从外部接收给定的延迟时间；时钟倍频电路，用于根据给定的所述延迟时间对改变预定 时钟信号的周期；存储接口 ，用于在所述预定信号的周期内的完成对所述存 -賭芯片的读取和写入。
6. 根据权利要求5所述的装置，其特征在于，所述存储接口在预 定始终4言号的周期内和读取的处理具体为将所述时钟信号的 一 次开始上升的时刻以及之后的最近 一次下降完毕的时刻之间的时间萃史作为一个时钟信号周期；在每个时钟信号周期当中，将所述时钟信号开始上升的时 刻作为进行读取的起始时间点，将所述时钟信号开始下降的时 刻作为进行读取的结束时间点以及进行写入的起始时间点，并 将所述时钟信号下降完毕的时刻作为进4于写入的结束时间点；根据进行读取的起始时间点和结束时间点、以及进行写入 的起始时间点和结束时间点多对所述存4诸芯片进行读取和写 入。
7. 根据权利要求5所述的装置，其特征在于，所述时钟倍频电路 还用于在所述读写周期发生变化的情况下，根据变化后的所述 读写周期调节所述预定时钟信号的周期，并根据调节后的所述 预定时钟信号的周期进4于读取和写入。
8. 根据权利要求5至7中任一项所述的装置，其特征在于，在所 述读写周期内，进行读取的时间与进^f亍写入的时间相等。
全文摘要
本发明公开了一种芯片数据的读写方法和装置，其中，该方法包括根据给定延迟时间设置读写周期；在读写周期内设置进行读取的起始时间点和结束时间点、以及进行写入的起始时间点和结束时间点；根据设置的进行读取的起始时间点和结束时间点、以及进行写入的起始时间点和结束时间点对存储芯片进行数据的读取和写入。通过使用本发明，可以在仅使用一片memory芯片的情况下实现数据的延时读写。
文档编号G11C7/22GK101303886SQ20081012622
公开日2008年11月12日 申请日期2008年6月26日 优先权日2008年6月26日
发明者钟长龙 申请人:中兴通讯股份有限公司