专利名称：多信道混合密度内存储存装置及其控制方法
技术领域：
本发明涉及一种储存装置，尤指一种混合密度内存(Hybrid Density Memory)储存装置及其控制方法。
背景技术：
读写数据于储存装置中是很耗费时间的动作，为追求加快储存装 置的存取速度，公知技术大多于储存装置中设置多个内存，并借由并 联该些内存以同时间将数据存取于多个内存中，进而倍增数据传输及
存取的速度。
请参阅图1，该图为公知的多信道内存储存装置的系统架构示意 图，其中以并联两组内存为例来说明双信道内存储存装置存取数据的 运作情形。如图1所示， 一多信道内存储存装置13应用于一数字系统 l中，该储存装置13耦接于主机11，接受主机ll所下达的指令运作， 以配合执行写入与读取数据。
多信道内存储存装置13包括有一控制单元131和六个内存A F。 控制单元131耦接于主机11与内存A F之间，用以接收主机11所下 达的一指令，以将该指令所对应一逻辑区块地址的数据存取于内存A F 中。内存A F进一步分成两组，其中内存A、 B、 C为同一组，而内存 D、 E、 F为同一组。内存A、 B、 C以及内存D、 E、 F分别通过数据 传输线135、 139以及指令传输线133、 137与控制单元131耦接以传 输数据。利用两个指令传输线133、 137来传递不同的指令，可使上述 两组内存同时间进行不同的存取动作。
接着，请参考图2，该图为公知的多信道内存储存装置的又一系 统架构示意图，其为图l的变体。如图2所示，相较于图l，内存A、 B、 C以及内存D、 E、 F分别通过数据传输线235、 237以及共享一指 令传输线233与控制单元131耦接以传输数据。通过同一个指令传输 线233所传递的指令，使上述两组内存同时间进行读取或写入动作。
储存装置中使用的内存通常全采用多级单元型内存 (Multi-level-cell, MLC)或单级单元型内存(Single-level-cell, SLC)， 其中以多级单元制成的内存为高密度内存(High density memory, HDM)，而以单级单元制成的内存为低密度内存(Low density memory, LDM)。低密度内存存取数据的速度快、可靠度高、抹除耐用次数多；而高密度内存储存容量大、成本低，鉴于两种内存的特性，进而发展 出在单一储存装置内同时具备上述两种不同密度的内存，即为混合密 度内存(Hybrid density memory)。
多信道内存储存装置的架构虽已趋于成熟，然而并未提出混合密 度内存应用于多信道概念的架构与方法，因此要如何在多信道系统架 构下配置高密度内存以及低密度内存，以能利用两种内存的优点来有 效率地存取资料，为目前急欲解决的问题。
发明内容
有鉴于此，本发明提出在多信道系统架构下配置高密度内存以及 低密度内存的较佳型态，并依据两种内存的特性来使用不同的错误更 正电路，期加快储存装置的存取速度，并同时提高处理数据的效能。
因此，本发明的目的在于提供一种多信道混合密度内存储存装置 及其控制方法，俾能在配置数据到内存时，加快储存装置的存取速度， 亦同时提升数据传输速率的目的。
本发明揭示一种多信道混合密度内存储存装置，适用于存取一更 新数据。所述的多信道混合密度内存储存装置包括有一非挥发性内存 单元以及一控制单元。其中非挥发性内存单元包括多组记忆模块，每 一记忆模块中具有至少一低密度记忆单元以及至少一高密度记忆单 元，所有的低密度记忆单元以及高密度记忆单元系平均配置于所有的 记忆模块中。控制单元耦接于非挥发性内存单元，用以将更新数据同 时存取于多个低密度记忆单元或多个高密度记忆单元中。
于本发明的一具体实施例中，其中更新数据存取于一主机与该非
挥发性内存单元之间，或存取于该低密度记忆单元与该高密度记忆单 元之间。
于本发明的一具体实施例中，其中控制单元中具有一第一错误更 正电路(Error-Correcting Code, ECC)以及一第二错误更正电路，第一错 误更正电路的错误更正能力低于该第二错误更正电路的错误更正能 力。低密度记忆单元内的数据借由第一错误更正电路进行译码以及编 码动作，而高密度记忆单元内的数据借由第二错误更正电路进行译码 以及编码动作。
于本发明的一具体实施例中，其中更新数据若从高密度记忆单元 传输至低密度记忆单元，控制单元会将更新数据等分后同时传至低密 度记忆单元；而更新数据若从低密度记忆单元传输至高密度记忆单元， 该控制单元会将更新数据合并后传至高密度记忆单元，借此配合更新 数据在不同密度记忆单元中占用的分页(Page)数量来调整存取方式。
本发明再揭示一种多信道混合密度内存储存装置的控制方法，适用于存取一更新数据。此储存装置具有一非挥发性内存单元、 一第一 错误更正电路以及一第二错误更正电路，其中该非挥发性内存单元由 至少一低密度记忆单元以及至少一高密度记忆单元组成，且该第一错 误更正电路的错误更正能力低于该第二错误更正电路的错误更正能 力。所述的控制方法步骤如下首先，判断更新数据的传输走向；随 后，进行一编码程序，其根据上述判断结果来使用第一错误更正电路 或第二错误更正电路对更新数据执行编码与译码动作；最后，配合更 新数据在高密度记忆单元以及低密度记忆单元中占用的分页数量来调 整存取方式。
也就是说，本发明所提供的控制方法包括以下步骤
A. 提供一第一错误更正电路以及一第二错误更正电路于该储存装 置中，其中该第一错误更正电路的错误更正能力低于该第二错误更正 电路的错误更正能力；
B. 判断该更新数据的传输走向；以及
C. 根据该步骤B的判断结果来使用该第一错误更正电路或该第二 错误更正电路对该更新数据执行编码或译码动作。
于编码/译码程序中，若从低密度记忆单元中读取更新数据，则使
用第一错误更正电路对更新数据进行译码；若从高密度记忆单元中读 取更新数据，则使用第二错误更正电路对更新数据进行译码；若欲将 更新数据写入低密度记忆单元中，则使用第一错误更正电路对更新数 据进行编码；若欲将更新数据写入高密度记忆单元中，则使用第二错 误更正电路对更新数据进行编码。
借由前述技术方案，本发明可将数据存取于并联的低密度内存或 并联的高密度内存中，并利用不同修正能力的错误更正电路对数据进 行编/译码程序，进而加快储存装置的存取速度及提高处理数据的效能。
以上的概述与接下来的详细说明及附图，皆是为了能进一步说明 本发明为达到预定目的所采取的方式、手段及功效。而有关本发明的 其它目的及优点，将在后续的说明及附图中加以阐述。
图1为公知的多信道内存储存装置的系统架构示意图2为公知的多信道内存储存装置的又一系统架构示意图3为本发明所揭示多信道混合密度内存储存装置的一具体实施
例的系统架构示意图4为本发明所揭示多信道混合密度内存储存装置的另一具体实
施例的系统架构示意图5为本发明所揭示更新数据从低密度内存转移至高密度内存的一具体实施例的示意图6为本发明所揭示更新数据从高密度内存转移至低密度内存的 一具体实施例的示意图；以及
图7为本发明所揭示多信道混合密度内存储存装置的控制方法的 步骤流程图。
附图标记说明
公知
数字系统1 主机11
多信道内存储存装置13 控制单元131
指令传输线133、 137、 233 数据传输线135、 139、 235、 237
内存A F 本发明 数字系统3 主机31
多信道混合密度内存储存装置33
控制单元331
数据缓冲区3311
非挥发性内存单元333
第一记忆模块3331
第二记忆模块3333
低密度记忆单元33311、 33331
高密度记忆单元33313、 33315、 33333、 33335
指令传输线3335、 3337、 4336
数据传输线3336、 3338、 4335、 4337
分页Page 0、 Page 具体实施例方式
在多信道混合密度内存储存装置中，若随意配置低密度内存与高 密度内存的组合态样，容易导致存取数据效能不佳的问题。以双信道 混合密度内存架构为例，若将所有的低密度内存全部配置于其一信道 中，而将所有的高密度内存全部配置于另一信道中，则无法同时间将 数据存取于低密度内存或高密度内存，因而无法达到多通道架构下能 有效率存取数据的诉求。因此，本发明所提出的多信道混合密度内存储存装置 (Multi-channel hybrid density memory storage device)及其控帝'J方法， 是通过并联多个低密度内存以及并联多个高密度内存的架构，同时间 存取数据于低密度内存或高密度内存中，如此比用单一内存来存取数 据来的省时，进而加快储存装置的存取速度及提高处理数据的效能。
本发明主要技术特征在于利用混合密度内存储存装置在多信道系 统架构下存取数据的方式，以下就仅提出必要的硬件架构及其动作流 程，然而，本领域的普通技术人员应知，除了以下所提及的构件、特 征，混合密度内存储存装置当然涉及其它的必要元件，因此，不应以 本实施例揭露者为限。
首先，请参阅图3，该图为本发明所揭示多信道混合密度内存储 存装置的一具体实施例的系统架构示意图。如图3所示， 一多信道混 合密度内存储存装置33 (以下简称储存装置)应用于一数字系统3中， 该储存装置33耦接于一主机31，接受主机31所下达的指令运作，以 配合执行写入与读取数据。具体来说，主机31可为一计算机系统，而 储存装置33则为计算机系统的固态硬盘。
储存装置33包括有一非挥发性内存单元333和一控制单元331。 本实施例以双信道系统架构为例，因而非挥发性内存单元333内仅包 括两组记忆模块，即一第一记忆模块3331以及一第二记忆模块3333。 其中第 一 记忆模块3331中具有 一低密度记忆单元(Low Density Memory, LDM)33311 以及两个高密度记忆单元(High Density Memory, HDM)33313、 33315;而第二记忆模块3333中亦具有一低密度记忆单 元33331以及两个高密度记忆单元33333、 33335来与第一记忆模块 3331相互并联。所述的低密度记忆单元为单级单元内存(SLC)、相变化 内存(PCM)、自由铁电式随机存取内存(FeRAM)或磁性随机存取内存 (MRAM)的低密度内存(LDM);而高密度记忆单元为多级单元内存 (MLC)的高密度内存(HDM)。
第一记忆模块3331以及第二记忆模块3333分别通过数据传输线 3336、 3338以及指令传输线3335、 3337与控制单元331耦接以传输数 据。利用两个指令传输线3335、 3337来传递不同的指令，可使上述两 组记忆模块3331、 3333同时间进行不同的存取动作。
控制单元331耦接于主机31与非挥发性内存单元333之间，控制 单元331接收主机31所下达的一指令，所述的指令可为一写入指令或 一读取指令，写入指令是将对应一逻辑区块地址的数据写入非挥发性 内存单元333中，而读取指令则是将对应一逻辑区块地址的数据(以下 统称更新数据)从非挥发性内存单元333中读取出来。控制单元331包 括有一系统接口(图中未示)以及一数据缓冲区3311。系统接口耦接于主机31，用以接收主机31所下达的指令，与传输该指令所对应的更新数
据，作为主机31及储存装置33间指令与数据的传输接口。数据缓冲 区3311耦接于非挥发性内存单元333，用以暂存于主机31与储存装置 33之间的更新数据，或于非挥发性内存单元333中被搬移的更新数据。
在一具体实施例中，当主机31欲将更新数据写入于非挥发性内存 单元333中时，控制单元331会先将更新数据暂存于数据缓冲区3311， 再分别利用指令传输线3335、 3337下达写入指令给第一、二记忆模块 3331、 3333，以及分别利用数据传输线3336、 3338将更新数据等分后 同时传输至低密度记忆单元33311、 33331或高密度记忆单元33313、 33333。又因为指令传输线3335、 3337并非同一条，因此可对第一记 忆模块3331中的低密度记忆单元33311进行读取的动作，并同时对第 二记忆模块3333中的低密度记忆单元33331进行写入的动作。
除了可独立对第一记忆模块3331以及第二记忆模块3333进行不 同的读写动作，亦可使用图4所示的系统架构，该图为本发明所揭示 多信道混合密度内存储存装置的另一具体实施例的系统架构示意图。 如图4所示，相较于图3，第一记忆模块3331以及第二记忆模块3333 分别通过数据传输线4335、 4337以及共享一指令传输线4336与控制 单元331耦接以传输数据。通过同一个指令传输线4336所传递的指令， 使上述两组内存3331、 3333同时间进行读取或写入动作。
高密度内存可靠度较低，发生数据错误率较高，因而通常采用修 正能力较高的错误更正码(Error-Correcting Code， ECC)来对数据进行编 码与译码程序；而低密度内存储存数据的可靠度较高，发生数据错误 率较低，因而仅需使用修正能力较低的错误更正码来对数据进行编码 与译码程序。
有鉴于此，本发明所述的控制单元331中更具有一第一错误更正 电路以及一第二错误更正电路，第一错误更正电路的错误更正能力低 于第二错误更正电路的错误更正能力， 一具体实施例中，第一错误更 正电路针对512位的数据具有1位的错误更正能力，而第二错误更正 电路针对512位的数据具有3位的错误更正能力。低密度记忆单元 33311、 33331内的数据借由第一错误更正电路进行译码以及编码动作， 而高密度记忆单元33313、 33315、 33333、 33335内的数据借由第二错 误更正电路进行译码以及编码动作。利用两种密度记忆单元的特性来 提供不同程度的错误更正电路，以提高系统处理数据的效能。
第一错误更正电路以及第二错误更正电路可为两组独立的电路， 抑或由同一组电路产生两种修正码，并由控制单元331来选择性地针 对低密度内存启用错误更正能力较低的修正码，以及针对高密度内存 启用错误更正能力较高的修正码。基于考虑非挥发性内存单元333抹除平均的情况，更新数据亦可
能被搬移于低密度内存以及高密度内存之间，以达到磨损均化的目的，
进而延长储存装置33的使用寿命。然而，低密度内存与高密度内存定 义用来存取更新数据的单位不尽相同，因此在搬移更新数据的同时， 必须考虑两种密度内存彼此转换后的储存空间是否一致。
为求更了解更新数据存取于多信道混合密度内存中的方式，请参 考图5，该图为本发明所揭示更新数据从低密度内存转移至高密度内存 的一具体实施例的示意图。其中相关的系统架构图请一并参考图3。如 图5所示，低密度记忆单元33311、 33331与高密度记忆单元33313、 33333分别定义多个分页(Page)来存取更新数据，其中两种密度记忆单 元所定义的分页大小不一样。假设低密度记忆单元33311定义每分页 大小为2KB，而高密度记忆单元33313定义每分页大小为4KB，则当 更新数据从低密度记忆单元33311 、 33331搬移至高密度记忆单元 33313、 33333时，控制单元331必须自低密度记忆单元33311、 33331 连续读取两个分页的更新数据内容，并转移到高密度记忆单元33313、 33333的一个分页中。 一具体实施例中，控制单元331将低密度记忆单 元33311的分页Page 0以及低密度记忆单元33331的分页Page 0的更 新数据合并后，写入高密度记忆单元33313的分页Page 0，控制单元 331亦同时将低密度记忆单元33311的分页Page 1以及低密度记忆单元 33331的分页Page 1的更新数据合并后，写入髙密度记忆单元33333 的分页PageO，进而发挥多信道系统架构的优点。
相对的，若将更新数据自高密度内存转移至低密度内存的情况亦 须配合两种密度内存的储存空间。请参考图6，该图为本发明所揭示更 新数据从高密度内存转移至低密度内存的一具体实施例的示意图。其 中相关的系统架构图请一并参考图3、图5。如图6所示，控制单元331 从高密度记忆单元33313的分页Page 0读取更新数据后，将其等分后 同时写至低密度记忆单元33311的Page 0以及低密度记忆单元33331 的Page0位置。
最后，请参考图7，该图为本发明所揭示多信道混合密度内存储 存装置的控制方法的步骤流程图。其中相关的系统架构请同时参阅图3 以及图5。如图7所示，所述的控制方法包括有下列步骤
首先，控制单元331接收一存取指令以对一更新数据进行存取动 作(步骤S701);随后判断该存取指令是否欲将该更新数据传递于储存 装置33内部的内存之间(步骤S703)，若是，则判断是否欲将更新数据 从低密度记忆单元搬移到高密度记忆单元储存(步骤S705);
若步骤S705的判断为是，则控制单元331使用第一错误更正电路 来将目前存在低密度记忆单元33311、33331的更新数据执行译码程序，以侦错与修正更新数据的错误位(步骤S707);之后再同时从低密度记
忆单元33311、 33331读取连续数个分页的更新数据传入数据缓冲区 3311(步骤709)，若以图5为例，即读取连续2个分页的更新数据，以 配合高密度记忆单元33313中每个分页的容量；接着，控制单元331 使用第二错误更正电路对译码后的更新数据进行编码，以产生错误更 正码(步骤S711)，并将编码后的更新数据写入高密度记忆单元33313 的一个分页中(步骤S713);最后，判断所欲传递的更新数据是否已传 输完成(步骤S715);若还有更新数据未搬至高密度记忆单元33313，则 继续从步骤S707往下执行，直到更新数据传输完成为止；
若步骤S705的判断为否，即表示目前欲将更新数据从高密度记忆 单元搬移到低密度记忆单元，则控制单元331使用第二错误更正电路 来将目前存在高密度记忆单元33313、33333的更新数据执行译码程序， 以侦错与修正更新数据的错误位(步骤S717);之后再同时从高密度记 忆单元33313、33333读取一个分页的更新数据传入数据缓冲区3311(步 骤719);接着，控制单元331使用第一错误更正电路对译码后的更新 数据进行编码，以产生错误更正码(步骤S721)，并将编码后的更新数 据等分后同时写入低密度记忆单元33311、 33331中的连续两个分页中 (步骤S723);最后，判断所欲传递的更新数据是否已传输完成(步骤 S725);若还有更新数据未搬至低密度记忆单元33311、 33331，则继续 从步骤S717往下执行，直到更新数据传输完成为止；
若步骤S703的判断为否，即表示目前的更新数据传递于主机31 以及储存装置33之间，则判断该存取指令是否为读取指令(步骤S727); 若是读取指令，则判断是否欲从低密度记忆单元33311、 33331中读取 更新数据(步骤S729)，若是，则控制单元331使用第一错误更正电路 来对更新数据执行译码程序，以侦错与修正更新数据的错误位(步骤 S731)，并将修正后的更新数据同时从低密度记忆单元33311、 33331 中读出传至主机31(步骤S733);反之，则控制单元331使用第二错误 更正电路来对更新数据执行译码程序，以侦错与修正更新数据的错误 位(步骤S735)，并将修正后的更新数据同时从高密度记忆单元33313、 33333中读出传至主机31(步骤S737);
若步骤S727的判断为否，则表示存取指令为写入指令，随即判断 是否欲将更新数据从主机31写入低密度记忆单元33311、 33331中(步 骤S739)，若是，则控制单元331使用第一错误更正电路来对更新数据 进行编码，以产生错误更正码(步骤S741),并将编码后的更新数据等 分后同时写入低密度记忆单元33311、 33331中(步骤S743);反之，则 控制单 331使用第二错误更正电路来对更新数据进行编码，以产生 错误更正码(步骤S745)，并将修正后的更新数据等分后同时写入高密度记忆单元33313、 33333中(步骤S747)。
在一具体实施例中，步骤S707与步骤S709的顺序可对调，即可 先将更新数据读出暂存于数据缓冲区3311后，再使用错误更正电路进 行译码程序，同理，步骤S717与步骤S719的顺序亦可对调。
承上所述，本发明各实施例所述的多信道内存储存装置的架构， 并不局限于并联内存的数目及其并联模式。除实施例中提到一组低密 度内存双信道加上两组髙密度内存双信道的架构外，亦可变化多组低 密度内存多信道加上多组高密度内存多信道的架构，不应以本发明揭 露者为限。
借由以上实例详述，当可知悉本发明的多信道混合密度内存储存 装置及其控制方法，是平均配置低密度内存以及高密度内存于各信道 中，通过并联多个低密度内存以及并联多个高密度内存的架构，并考 虑两种密度内存彼此转换后的储存空间容量，来对更新数据进行适当 的传输方式，进而提升数据传输的效能。又，本发明配合更新数据存 取的目的，使用不同能力的错误更正电路来对更新数据进行编码或译 码程序，以避免不必要的资源损耗。
以上所述仅为本发明的具体实施例的详细说明及附图而己，并非 用以限制本发明，本发明的所有范围应以权利要求为准，本发明领域 内的任何普通技术人员可轻易思及的变化或修改皆可涵盖在以下本案 所界定的专利保护范围内。
权利要求
1.一种多信道混合密度内存储存装置，其特征在于，适用于存取一更新数据，该储存装置包括有一非挥发性内存单元，其包括有多组记忆模块，每一该记忆模块中具有至少一低密度记忆单元以及至少一高密度记忆单元；以及一控制单元，耦接于该非挥发性内存单元，用以将该更新数据同时存取于该些低密度记忆单元或该些高密度记忆单元中。
2. 如权利要求1所述的储存装置，其特征在于该更新数据是存取 于一主机与该非挥发性内存单元之间。
3. 如权利要求1所述的储存装置，其特征在于该更新数据是存取 于该低密度记忆单元与该高密度记忆单元之间。
4. 如权利要求3所述的储存装置，其特征在于该更新数据若从该 高密度记忆单元传输至该低密度记忆单元，该控制单元会将该更新数 据等分后同时传至该低密度记忆单元；而该更新数据若从该低密度记 忆单元传输至该高密度记忆单元，该控制单元会将该更新数据合并后 传至该高密度记忆单元。
5. 如权利要求1所述的储存装置，其特征在于该控制单元更进一 步包括一数据传输缓冲区，其耦接于该非挥发性内存单元，以暂存该更 新数据。
6. 如权利要求1所述的储存装置，其特征在于该控制单元中具有 一第一错误更正电路以及一第二错误更正电路，该第一错误更正电路 能修正的位数目少于该第二错误更正电路能修正的位数目。
7. 如权利要求6所述的储存装置，其特征在于该低密度记忆单元 内的数据是借由该第一错误更正电路进行译码以及编码动作，而该高 密度记忆单元内的数据是借由该第二错误更正电路进行译码以及编码 动作。
8. 如权利要求1所述的储存装置，其特征在于该低密度记忆单元 为单级单元内存、相变化内存、自由铁电式随机存取内存或磁性随机 存取内存；而该高密度记忆单元为多级单元内存。
9. 一种多信道混合密度内存储存装置的控制方法，其特征在于适用于存取一更新数据，该储存装置具有一非挥发性内存单元，其中该 非挥发性内存单元是由至少一低密度记忆单元以及至少一高密度记忆 单元组成，该控制方法包括下列步骤A. 提供一第一错误更正电路以及一第二错误更正电路于该储存装 置中，其中该第一错误更正电路的错误更正能力低于该第二错误更正 电路的错误更正能力；B. 判断该更新数据的传输走向；以及C. 根据该步骤B的判断结果来使用该第一错误更正电路或该第二 错误更正电路对该更新数据执行编码或译码动作。
10. 如权利要求9所述的控制方法，其特征在于该更新数据存取 于该低密度记忆单元与该高密度记忆单元之间。
11. 如权利要求9所述的控制方法，其特征在于该更新数据的传输走向若从该低密度记忆单元存入该高密度记忆单元，则该步骤c包括以下步骤使用该第一错误更正电路对该更新数据进行译码，以侦测并修正 该更新数据中的错误位；以及使用该第二错误更正电路对译码后的该更新数据进行编码。
12. 如权利要求11所述的控制方法，其特征在于更包括以下步骤 从多个该低密度记忆单元内同时读取该更新数据；以及 将编码后的该更新数据合并以写入该高密度记忆单元。
13. 如权利要求IO所述的控制方法，其特征在于该更新数据的传 输走向若从该髙密度记忆单元存入该低密度记忆单元，则该步骤C包 括以下步骤使用该第二错误更正电路对该更新数据进行译码，以侦测并修正 该更新数据中的错误位；以及使用该第一错误更正电路对译码后的该更新数据进行编码。
14. 如权利要求13所述的控制方法，其特征在于更包括以下步骤 从该高密度记忆单元内读取该更新数据；以及将编码后的该更新数据等分以同时写入多个该低密度记忆单元。
15. 如权利要求9所述的控制方法，其特征在于该更新数据存取 于一主机与该非挥发性内存单元之间。
16. 如权利要求15所述的控制方法，其特征在于该更新数据若从该非挥发性内存单元读取后传至该主机，则依据所读取的记忆单元来 使用该第一错误更正电路以及该第二错误更正电路其中之一以对该更 新数据进行译码。
17. 如权利要求15所述的控制方法，其特征在于该更新数据若从 该主机写入至该非挥发性内存单元中，则依据所写入的记忆单元来使 用该第一错误更正电路以及该第二错误更正电路其中之一以对该更新 数据进行编码。
18. 如权利要求9所述的控制方法，其特征在于该低密度记忆单 元为单级单元内存、相变化内存、自由铁电式随机存取内存或磁性随 机存取内存；而该高密度记忆单元为多级单元内存。
全文摘要
一种多信道混合密度内存储存装置的控制方法，适用于存取一更新数据。此储存装置具有多个低密度记忆单元以及高密度记忆单元。所述的控制方法步骤如下首先，判断更新数据的传输走向；随后，依据更新数据的传输走向使用不同错误更正能力的修正码进行编码或译码程序。
文档编号G11C7/10GK101615421SQ20081012610
公开日2009年12月30日 申请日期2008年6月26日 优先权日2008年6月26日
发明者方子维, 林传生, 洪世芳, 苏佐政, 谢祥安, 陈明达 申请人:威刚科技股份有限公司