存储电路的制作方法

专利名称：存储电路的制作方法
技术领域：
本发明涉及存储器阵列，尤其涉及静态随机存取存储器(SMic Random Access Memory ， SRAM)阵歹U 。
背景技术：
静态随机存取存储器(Static Random Access Memory, SRAM)常应用于集 成电路之中。SRAM晶格的重要特色为不需靠刷新存储器来保持数据。 SRAM晶格具有数个不同的晶体管，且常依其所具有的晶体管数目来为其命 名，例如具有六个晶体管的6TSRAM、具有八个晶体管的8T SRAM，以 此类推。 一般来说，所述多个晶体管作为数据锁存器(datalatch)以存储一位。 此外，还可于其上另外加入其他的晶体管以控制其存取。所述多个SRAM晶 格通常排列成具有多行与列的阵列。所述多个SRAM晶格所在的每一行都连 接至一字线，由该字线决定哪个SRAM晶格将被选取。所述多个SRAM晶 格中每一列皆连接至一位线(或一对位线)，该位线从一 SRAM晶格中读取或 写入一位。
随着集成电路尺寸的縮减，集成电路及其上的存储电路的操作电压也随 之下降。因此，用来衡量SRAM晶格中位可靠度的读取及写入电压容限也分 别下降。由于静电噪声的存在，使得降低后的读取或写入电压容限易使读取 或写入操作发生错误。
图1表示传统SRAM阵列的部分，其包括了位于同一列的多个SRAM 晶格celh至celln。电源供应线12提供所述多个SRAM晶格celh至celln电 源。SRAM晶格cdh靠近该电源供应线12的起端，而该起端正是电源供应 线12接收电源供应电压VDD的所在。而SRAM晶格celln却是靠近该电源 供应线12的终端，而该电源供应线12则终止于该终端上。在非常小尺寸的 集成电路中，该电源供应线12变得相当细薄，而其电阻变得不可忽略。由 于电源供应线12发生压降的关系，供应至节点14上的电压变得显著低于电
4源供应电压VDD。
传统上，为了改善读取及写入电压容限，采用动态电源的方式，其于读
取或写入操作时分别提供不同的电源供应电压VDD。举例而言，借助于写入 操作时降低该电源供应电压VDD以改善写入电压容限，而借助于读取操作 时增加该电源供应电压VDD以改善读取电压容限。然而，应用于非常小尺 寸集成电路时该方法存在一些缺点。例如，当SRAM晶格cdln被写入数据 时，其从电源供应线12上汲取电流，因而导致其上的瞬间压降。此对写入 操作却是有利的，写入电压容限也因而改善。但是，SRAM晶格cdU靠近 SRAM晶格celln，也承受相同的瞬间压降。因为电源供应线12在双电源架 构下己具有降低的电压，若又发生瞬间压降，可能会使SRAM晶格cell^进 一步流失存储于其中的位，尤其是当SRAM晶格cell"的位值本来就低时情 况更加严重。同样的问题甚至也发生于单电源架构下、操作电压低于l伏特 时。
因此， 一种能在相同情况下改善读取其写入电压容限、并克服现有技术 的缺陷的新的SRAM阵列则为人所期盼。

发明内容
本发明的目的在于提供一种存储电路，以改善现有技术的缺点。 有鉴于此，本发明提供一种存储电路，包括一位线、 一字线、 一具有一 第一电源供应电压的第一电源供应节点、 一第一电源供应线耦接至该第一电 源节点、 一第二电源供应节点，其由一浮动节点和具有低于该第一电源供应 电压的一第二电源供应电压的节点所选出、 一第二电源供应线，用于切换于 该第一及该第二电源供应节点间、一WAK装置，耦接于该第一和该第二电 源供应线，以及一第一静态随机存取存储器晶格，耦接至该位线、该第一字 线以及该第二电源供应线。
本发明又提供一种存储电路，包括一静态随机存取存储器(Static Random Access Memory, SRAM)阵列，而该静态随机存取存储器包括多个第一电源供 应线、多个电源供应节点、多个第二电源供应线、多个位线、多个字线、多 个SRAM晶格、多个WAK(write-assist-keeper)装置。其中所述多个第一电源 供应线具有一第一电源供应电压，并沿一列方向延伸，其中所述多个电源供应节点沿该列方向延伸，且其中各个电源供应节点皆由一浮动节点和一具有 一第二供应电压的节点中所选出，其中该第二供应电压低于该第一供应电 压，其中所述多个第二电源供应线，其中各个第二电源供应节点配置用以切 换连接至所述多个第一电源供应线之一或所述多个电源供应节点之一，其中 所述多个位线，其沿该列方向延伸，其中所述多个字线，其沿一行方向延伸，
其中所述多个SRAM晶格，各SRAM晶格耦接至所述多个位线之一、所述 多个字线之一以及所述多个第二电源供应线之一，其中所述多个WAK装置， 各WAK装置耦接于所述多个第一电源供应线之一与所述多个第二电源供线 之一之间，其中相邻且耦接至相同第二电源供应线的两WAK装置间隔至少 两个SRAM晶格。
为使本发明的上述目的、特征、和优点能更明显易懂，下文特举优选实 施例并配合附图做详细说明。
本发明的实施例具有几个优点。其一，由于SRAM晶格在读取及写入操 作时分别接收不同的供应电压，则读取电压容限及写入电压容限皆因而增 加，VCCMIN也因此改善。其二，由于WAK装置保护SRAM晶格免于因 瞬时压降而失去数据，较低的电压供应及更细的电源线得以应用，则SRAM
阵列可依小尺寸科技而制造。


图1表示传统静态随机存取存储器阵列。
图2A及图2B表示共用一 WAK装置的一对SRAM晶格。
图3A及图3B表示具有多个WAK装置的SRAM阵列，每个WAK装
置由两个SRAM晶格所共用。
图4A及图4B表示具有多个WAK装置的SRAM阵列，每个WAK装
置由四个SRAM晶格所共用。
图5表示存储阵列中的电源供应线集结成彼此互不相连接的多个不同群组。
其中，附图标记说明如下
20 WAK装置，22 电源供应线，24 电源供应线，28~开关，28广开关， 282~开关，32~节点，44~节点，46 节点，48~节点，50 节点，52 节点，BL—H 位线，BL—L 位线，VDD 电源供应电压，VDD' 电源供应电压，WL 字线， WL， 字线，Cell广Celln SRAM晶格。
具体实施例方式
图2A表示本发明的一实施例。SRAM晶格Celll及Cell2组成一对，并 共用一写入辅助保持(write-assist-keeprer; WAK)装置20。该SRAM晶格Celll 及Cell2分别连接至字线WL及WL'，并共用一对位线BL_H及BL—L。在 其后的附图中，各个SRAM晶格虽然只包括6个晶体管(6T)，然而，本发明 的概念可轻易应用在具有不同数目晶体管(如8T、 12T等)的SRAM晶格上。
在优选的实施例中，该WAK装置20为一 P型金属氧化物半导体(PMOS) 晶体管。在其他实施例中，WAK装置也可为一 N型金属氧化物半导体(NMOS) 晶体管，或是其他具有一调节电流的装置。在最佳情况下，当供应电压被施 加时，该WAK装置为一导体。因此，在图2A及图2B的实施例中，该WAK 装置20的栅极乃连接至VSS(或接地)，或连接至其他够低以致能使该WAK 装置20导通的电压。在其他实施例中，该WAK装置20的栅极连接至一非 常数电压，使得流经该WAK装置20的电流随其上源漏电压差增加而增加。
该WAK装置20的源极连接至电源供应线22，而该电源供应线22又连 接至该电源供应电压VDD。该WAK装置20的漏极连接至另一个电源供应 线24。该电源供应线24还连接至开关28。如该图2A所示，开关28切换于 电源供应电压VDD及另一个电源供应电压VDD'之间，而其中该电源供应电 压VDD，小于该电源供应电压VDD。该电源供应电压VDD的大小以能够对 该SRAM晶格Celll及Cel12执行读取操作并留有适当裕度为佳，而该电源 供应电压VDD'的大小则以能够对该SRAM晶格Cdll及Cel12执行写入操作 并留有适当裕度为佳。
一示范读取操作叙述如下。假设该SRAM晶格Celll为将被读取的对象， 则于读取期间，开关28切换至电源供应VDD。由于该开关28与节点32的 距离甚短，所以电源供应线24上的电压差可以忽略。电源供应电压于该节 点32上约略等于VDD，其提供一理想的读取电压容限。在一写入操作中， 开关28被切换至电源供应电压VDD，，而导致该节点32上的电压会介于VDD 及VDD'之间。这有助改善写入操作时的写入电压容限。该WAK装置20仅使用有限的电流，为一弱装置。由于其源漏极电压 (VDD-VDD，)相当微小，其将节点32上的电压拉高至电源供应电压VDD的 能力也十分有限。因此，节点32的电压主要受电源供应电压VDD'的影响。 在一实施例中，该WAK装置的一宽长比(W/L ratio,通道宽度比上通道长度) 约为具6晶体管或8晶体管P型负载的1到2倍之间。
如图2B所示，开关28切换电源供应线24于电源供应电压VDD及浮动 节点35之间。在读取操作期间，开关28连接至电源供应电压VDD，以改善 读取电压容限。在写入操作期间，开关28连接至浮动节点35，因此电源供 应线24通过WAK装置20连接至电源供应电压VDD。当在SRAM晶格Celll 上执行一写入操作时，其由该电源供应线24汲取电流。因为WAK装置20 为弱装置且不能供应该SRAM晶格所需的电流，所以节点32上的电压会剧 降。因此，写入操作因为该剧降的电压而得利，使得写入电压容限得以改善。
图3A表示SRAM阵列40，其包括多个SRAM晶格以及多个公用的WAK 装置。 一般来说，阵列40中所有SRAM晶格的数量与所有WAK装置20的 比值为2较为理想，而最佳实施例中的SRAM晶格也可称为具6.5个晶体管 的晶格。然而，该比值也可为其他大于2的整数，如3或4等。在本文叙述 中，在同一列上相邻的两个或两个以上的SRAM晶格被称为"共用"一 WAK 装置。然而，可以了解的是，同一列中所有WAK装置皆连接至一同一条电 源供应线24，概念上，虽称其"共用"电源供应线24，但在瞬间压降上彼此是 互相"阻隔"的。其中"阻隔"指由其他SRAM晶格所观察的瞬间压降会显 著地小于写入该SRAM的瞬间压降(由于电源供应线22及24的电阻的关系)， 当一 SRAM离瞬间压降的发生点越远，则阻隔效应越强烈。
SRAM阵列40的SRAM晶格排列成n行m列，其中各个字线WL及位 线BL—H、 BL—L所标示的数值从属于其所在的行与列。在以下的讨论中，位 于第1列中的晶格分别标示其所在的行的数值，如Cdll到Celln。各个电 源供应线22连接至电源供应电压VDD。所有的电源供应线24皆连接至电源 供应电压VDD'(或浮动节点35)并沿该列方向延伸。电源供应线22及24皆 于同一列端点连接至电源供应电压VDD、 VDD'(或浮动节点35)。举例而言， 在图3A中，电源供应线22和24皆连接于顶端并终于底端。
由于电源供应线22及24的电阻，SRAM晶格Cdll至Celln所接收的
8电源供应电压由顶端至底端逐渐下降。因此，越长的电源供应线22和24则
会有越大的压降。SRAM阵列40的行数目n将影响SRAM阵列40的性能。 在一示范例中，行数目为128个。
在节点45及节点46的电压分别为V45及V46，因为两者皆靠近电源供 应线24的底端，所有具有最小的电压。而节点48上的电压V48也因为电源 供应线22上压降故而变小。假设电源供应线22和24具有相同的宽度，则 若电压V44对节点50上的电压V50具有一第一比值，且电压V46对节点 52上的电压V52(假设其值等于VDD)具有一第二比值，则该第一比值大体上 会等同该第二比值。
操作该SRAM晶格Celll和靠近开关28的其他晶格的方法大致如同图 2A及图2B所示，且己于前段阐述。然而，由于电源供应线22及24上瞬间 压降之故，操作SRAM晶格Cell(n-l)、 Celln及远离开关28的其他晶格的方 法则与上述不同。
为简化说明，其后的讨论皆假设在电源供应线24介于节点50至节点44 间的压降为dVl，而电源供应线22介于节点52至节点48间的压降为dV2， 则电压V44等于V50-dVl，电压V48为V52-dV2。值得注意的是，若电压 V50与V52不同，且(或)电源供应线22与24具有不同宽度时，则压降dVl 与dV2可能稍有不同。然而，压降dVl与dV2的细微差异不至于影响存储 操作。因此，该压降dVl及dV2在此皆称为dV。
在对该SRAM晶格Cdln执行读取操作的期间，电源供应线24切换至 VDD，故电压V50与V52同样是VDD。因此，电压V44和V46也同样是 VDD-dV。因为节点46非常靠近节点44，是以介于节点44及36的压降可 被忽略，而供应至SRAM晶格Celln的电压V46大约是VDD-dv。此电压大 到足够使SRAM晶格Cell(n-l)和Celll留住数据。
在对SRAM晶格Celll执行写入操作时，电源供应线24切换至VDD'， 故电压V50是VDD'，而V52则是VDD。因此，电压V46(在将WAK装置 WAK31至WAK(n-l)l列入考虑之前)约为VDD'- dV。因为节点46非常靠近 节点44，因此介于节点44与46之间的压降可被忽略，而供应至SRAM晶 格Celln的电源V46同时被VDD，- dV及VDD- dV影响而产生一中间值，记 为VDD"。 SRAM晶格在写入时由电源供应线24汲取电流，造成节点46上产生瞬间压降。电压V46将因此降至电压VDD"之下。此特点对改善写入操 作时的写入电压容限是有助益的。另一方面，WAK装置WAK(n-l)l拉高了 节点45的电压后对SRAM晶格Cdl(n-l)产生了保护效果。由此可知，流经 WAK装置WAK31的电流与电压V48及V45间的差异有关。因此，假使电 压45降得更多，WAK装置WAK(n-l)l反而产生更多提高电压的动作。也 因此，WAK装置WAKWAK(n-l)l避免节点45上的电压降得太厉害，也使 SRAM晶格Cell(n-l)中的数据得以保存。其他装置，如SRAM晶格Cell(n-2)和Cell(n-3)(未图示)等，若离该SRAM 晶格Celln越远，则因为距离(电阻)变大而使得与SRAM晶格Celln越加阻隔。 因此，其他WAK装置可保护SRAM Cell(n-2)和Cell(n-3)，使其更加远离瞬 间压降的影响。此特点，部分导因于电阻的关系，使供应SRAM晶格的电压 上避免直接被瞬间压降的影响。即使开关28切换至一浮动节点如图3B所示，假设未被写入的SRAM 晶格免于瞬间压降的性能依然存在。然而，假若开关28切换至一浮动节点 与VDD之间，则不论在读取或写入操作期间内，只要在写入操作执行前， 电压V46都会是VDD- dV而非电压中间值VDD"。在上述实施例，对该列上最后的SRAM晶格Celln进行写入操作，本为 一最坏情况。在此情况下，因为压降dV已是最大，靠近Celln的晶格承受压 降dV及瞬间压降，是最有可能得到过低的电源供应而导致流失数据。假若 该写入操作执行于任何介于Celll和Celln的其他SRAM晶格之间，因为压 降dV较小，则与其相邻的晶格反而具有一较大的电压容限以保全数据。图4A表示另一个实施例，在其中，平均而言每四个SRAM晶格共用一 WAK装置。在另外的实施例中，一WAK装置可被超过四个SRAM晶格所 共用。当共用一WAK装置的晶格越多，则每一个晶格的成本越低。但是， 值得注意的是，在保护未被写入的晶格免于瞬间压降此一特性上，成本与性 能依然相互制衡。当更多的SRAM晶格共用一 WAK装置，则WAK装置与 其所保护的所述多个SRAM晶格间的距离被延长、电阻被提高，保护能力也 将因此减弱。图4B表示一相似于图4A所示的另一个实施例(除了开关28在 写入操作期间连接至浮动节点35)。图5表示电源供应24的连接形态。集结于同一个字(如word l)的SRAM晶格所连接的电源供应线24彼此又共用同一开关28"其他集结于一不同字(如word 2)的SRAM晶格所连接的电源供应线24可共用另一个开关282，其 可独立于开关28,自由切换。连接至开关28!的电源供应线24与连接至开关 282的电源供应线24乃彼此不相连。由此，连接至开关28的寄生电容不至 于太大而形成寄生电源。本发明的实施例具有几个优点。其一，由于SRAM晶格在读取及写入操 作时分别接收不同的供应电压，则读取电压容限及写入电压容限皆因而增 加，VCCMIN也因此改善。其二，由于WAK装置保护SRAM晶格免于因 瞬时压降而失去数据，较低的电压供应及更细的电源线得以应用，则SRAM阵列可依小尺寸科技而制造。虽然本发明以前述的优选实施例揭示如上，然而其并非用以限定本发 明。本发明所属技术领域中的普通技术人员，在不脱离本发明的精神和范围 内，当可做些许的更动与润饰。因此本发明的保护范围当视所附的权利要求 书所界定的范围为准。
权利要求
1.一种存储电路，包括一位线；一第一字线；一第一电源供应节点，具有一第一电源供应电压；一第一电源供应线，耦接至该第一电源节点；一第二电源供应节点，其由一浮动节点和具有低于该第一电源供应电压的一第二电源供应电压的节点中所选出；一第二电源供应线，配置以用于切换于该第一及该第二电源供应节点间；一写入辅助保持装置，即WAK装置，耦接于该第一和该第二电源供应线；以及一第一静态随机存取存储器晶格，即SRAM晶格，耦接至该位线、该第一字线以及该第二电源供应线。
2. 如权利要求1所述的存储电路，其中该第二电源供应线平行于该位 线，而其中该存储电路还包括一第二字线，相邻于该第一字线；一第二 SRAM晶格，耦接至该位线，该第二字线以及该第二电源供应线；以及一附加WAK装置，耦接于该第一和该第二电源供应线之间，其中该 WAK装置、该第一 SRAM晶格、该第二 SRAM晶格和该附加WAK装置皆 分别耦接至该第二电源供应线于一第一点、 一第二点、 一第三点和一第四点 上，而其中该第二和该第三点介于该第一和该第四点之间，而其中该WAK 装置及该附加WAK装置皆未耦接于该第一和该第四点之间。
3. 如权利要求1所述的存储电路，其中该WAK装置为一PMOS晶体管， 该PMOS晶体管以一源极耦接至该第一电源供应线、以一漏极耦接至该第二 电源供应线以及以一栅极耦接至一低电压节点。
4. 如权利要求1所述的存储电路，其中该低电压节点接为接地。
5. 如权利要求1所述的存储电路，其中该WAK装置为一 NMOS晶体 管，该NMOS晶体管以一漏极及一栅极耦接至该第一电源供应线，以及以一源极耦接至该第二电源供应线。
6. 如权利要求1所述的存储电路，还包括一开关用以将该第二电源供应 线切换于该第一和该第二电源供应节点间。
7. 如权利要求1所述的存储电路，其中该第二电源供应节点耦接至该第 二电源供应电压。
8. —种存储电路，包括 一静态随机存取存储器阵列，包括多个第一电源供应线，具有一第一电源供应电压，并沿一列方向延伸；多个电源供应节点，沿该列方向延伸，且其中各个电源供应节点皆 由一浮动节点和一具有一第二供应电压的节点中所选出，其中该第二供应电压低于该第一供应电压；多个第二电源供应线，其中各个第二电源供应节点配置用以切换连 接至所述多个第一电源供应线之一或所述多个电源供应节点之一；多个位线，其沿该列方向延伸；多个字线，其沿一行方向延伸；多个SRAM晶格，各SRAM晶格耦接至所述多个位线之一、所述 多个字线之一以及所述多个第二电源供应线之一；以及多个WAK装置，各WAK装置耦接于所述多个第一电源供应线之 一与所述多个第二电源供线之一之间，其中相邻且耦接至相同第二电源供应 线的两WAK装置间隔至少两个SRAM晶格。
9. 如权利要求8所述的存储电路，其中该第一和所述多个第二电源供应 线皆终止于一共同的列端点。
10. 如权利要求8所述的存储电路，其中相邻且耦接至相同第二电源供 应线的WAK装置仅间隔两个SRAM晶格。
全文摘要
一种存储电路，包括一位线、一字线、一具有一第一电源供应电压的第一电源供应节点、一第一电源供应线耦接至该第一电源节点、一第二电源供应节点，其由一浮动节点和具有低于该第一电源供应电压的一第二电源供应电压的节点所选出、一第二电源供应线，用于切换于该第一及该第二电源供应节点间、一WAK装置，耦接于该第一和该第二电源供应线，以及一第一静态随机存取存储器晶格，耦接至该位线、该第一字线以及该第二电源供应线。本发明增加了读取电压容限及写入电压容限，改善了VCCMIN。
文档编号G11C11/41GK101515473SQ20081021382
公开日2009年8月26日 申请日期2008年9月11日 优先权日2008年2月20日
发明者巴拉斯·乌普杜利, 苏布拉曼·坎葛利 申请人:台湾积体电路制造股份有限公司