专利名称：在绝缘体随机存取存储器上的单一晶体管存储单元的制作方法
技术领域：
本发明是关于作为非易失性及动态随机存取应用的介电电荷捕捉存 储器技术。
背景技术：
目前的闪存产品典型的实现方式是使用一个NOR架构或是一个 NAND架构。
对于NOR架构的闪存，此存储器晶体管是被平行地连接，故而可提 供大的读取电流(通常约为大于20微安培)。此大的读取电流提供快速的随 机存取读取应用(通常对于单一位读取只需70 100纳秒)。然而，对于NOR 快闪，程序化通常采用沟道热电子(CHE)注入。CHE程序化消粍相对大量 的功率，限制了 NOR快闪总体的程序化输出量。而且，热载子注入通常 具有相对不好的程序化及擦除(P/E)忍受力，因为此高能的载子很容易损害 沟道氧化物。
对于NAND快闪，此存储器晶体管是被串联地连接。通常是一个总 合为16个或32个的晶体管是被串联地连接，且此读取电流必需流过所有 串联连接的存储单元，大幅的降低此读取电流。在此类元件中此读取电流 典型地是小于1微安培，且此随机存取读取时间对于单一位而言是大约为 20微秒。因此，NAND快闪具有无法实际使用随机存取读取的缺点。另 一方面，NAND快闪可利用+AFowler-Nordheim (FN)隧穿效应作为此擦除 以及程序化的操作。FN隧穿操作具有非常低的功率消耗，而此特性可利 于在高速及低功率的应用。而且，利用FN隧穿操作的元件通常具有更优 的P/E忍受力。
然而，NOR及NAND快闪并不支持随机位接位式的擦除操作。对于 快闪的操作， 一个区段或页面必需被同步地擦除。因此，闪存并未被应用 在需要高速随机读取及写入操作的应用。所谓的AND快闪架构也己被发展于随机存取应用，其使用绝缘体上 硅(SOI)架构或「辅助栅极」架构以提供各行的存储单元独立的源极及漏极
线。请参考于2007年3月15日所公开的美国专利第2007/0057307号，申 请人为Shum等人；以及于1996年于IEEE国际固态电路会议发表的"A 140mm2 64Mb AND Flash Memory with 0.4mm Technology''，于pp. 34-36 (1996)，发表人为Hitoshi等人。然而，缓慢的擦除速度仍限制了 AND架 构的元件的应用，使得其仅能应用于不需高速的随机写入存取应用。
动态随机存取存储器DRAM是为另一类的存储器元件。传统的单一 晶体管及单一电容(ITIC) DRAM存储器的尺寸已变得很难縮小，是因为 此存储单元的电容无法更进一步縮小。近年来许多单一晶体管IT DRAM 存储单元已被提出。 一个颇具吸引性的元件是浮动主体存储单元(FBC)， 其是描述于IEDM技术Dig., 2005, pp. 317-320发表的论文，发表人为Y Minami等人，其是在一个SOI MOSFET内的浮动主体内利用此瞬时电荷 储存。然而，FBC很难达成良好的数据保存，因为其储存节点很容易因接 面漏电而放电。而且，产生撞击离子化以程序化此存储单元则需要大的沟 道电流(>50微安培)以及伴随的高功率。
电荷捕捉元件，例如具有超薄( 1纳米)底部隧穿氧化层的SONOS， 其是描述于IEDM技术Dig., 1995， pp. 867-870发表的论文，发表人为 C.H.JWann等人，己被提出以用于DRAM。通过薄氧化层的直接隧穿可在 低电压下提供快速的程序化/擦除。然而，电流在程序化/擦除操作时流过 此栅极氧化层(隧穿氧化层)且会对此栅极氧化层造成伤害。因此，SONOS 元件的忍受力相对较差(<107个循环)。
因此最好是能够提供一个集成电路存储器元件，其可支持高密度的阵 列，且有适用于非易失性存储器以及DRAM应用的高速的随机存取能力。
发明内容
有鉴于此，本发明的主要目的在于提供一种存储器结构，以解决关于 先前技术的闪存所具有的基础问题。不同于NAND快闪，在此描述的阵 列的存储单元是被平行地连接，故而可提供快速的读取操作。不同于NOR 快闪，低功率的FN操作可被提供。而且，对于单一存储单元的随机擦除亦是可能的。因此，此存储器提供了随机存取程序化、擦除以及读取功能。
此存储单元的特征是为硅-氧化物-氮化物-氧化物-硅SONOS型元件 (或BE-SONOS)，其是以绝缘体上硅(SOI)的技术制造。此存储器阵列是被 布置为分离位线架构。
于另一实施例中， 一层超薄隧穿氧化层是被实施，其提供了非常快速 的程序化/擦除操作，且可被如同用于传统DRAM技术的更新操作所支持。
于又一实施例中，隧穿氧化层并不被使用以提供非常快速的程序化/ 擦除操作，故而此电荷捕捉层是与此栅极连接以用于栅极注入操作，或是 此电荷捕捉层与此沟道连接以用于沟道注入操作，且此电荷捕捉是可被如 同用于传统DRAM技术更新操作所支持。此栅极注入的实施例可操作于 一种可避免隧穿对连接此沟道的氧化层造成损害的模式。在此描述的阵列 的存储单元是包含一个单一的晶体管，故此縮小尺寸的能力应优于目前仍 需要一个大体积电容的DRAM技术。对于此DRAM实施例中，一 个"SONS"架构是被描述为使用栅极注入以程序化及擦除此存储单元。不 需要任何「隧穿氧化层」(相对于此栅极)，高速的程序化/擦除可被达成。 通过避免电流通过此栅极氧化层，可达成非常高的忍受力("OG次)。甚至 在没有此顶部氧化层的情况下，此氮化硅电荷捕捉提供了足够DRAM所 需的数据保存性能。富含硅的硅化合物是在此描述的实施例中被应用以提 升效能。同时，p沟道的实施方式亦在此被描述。
一种集成电路是在此被描述，其包含一层衬底，此衬底包含此衬底的 一个第一区域上的一个存储器阵列，此存储器阵列又包含布置为一个分离 位线架构的单一晶体管的介电电荷捕捉存储单元。控制电路是被包含于此 衬底的一个第二区域且被耦接至此存储器阵列。此控制电路包含逻辑及偏 压电路，其具有随机存取读取、擦除及程序化模式。在一个擦除模式下， 一个被选取的存储单元是被偏压以产生空穴隧穿以对此存储单元设定一 个擦除临界状态。于此程序化模式下， 一个被选取的存储单元是被偏压以 产生电子隧穿以对此存储单元设定一个程序化临界状态。对于动态随机存 取的应用， 一个更新模式亦被在此集成电路上的控制电路所支持。在此描 述的实施例，被采用于动态随机存取的一个阵列以及被采用于非易失性储 存的一个阵列是被实施于一个单一的集成电路上。如同以下更加详细的描述，如同于通常的SOI结构，此处被实施的衬 底的第一区域是包含一层绝缘层。此存储器阵列包含多对在绝缘层上的半 导体源极/漏极的线。每一对半导体源极/漏极线是被一个半导体主体线所 分隔，其中此半导体主体线具有一个相反的导电态，且被连接或耦接至此 源极线，故而其被操作于相同于或类似于此源极线的偏压状态。多条字线 是在此多对源极/漏极线之上。在此字线及此半导体主体的之间的一个介电 电荷捕捉结构阵列形成存储单元。这些存储单元是在半导体源极/漏极线对 的相对应的第一及第二线之间被平行地连接。于一个非易失性的实施例 中，此电荷捕捉结构的隧穿层是被采用以防止电荷漏失，例如使用一层能 隙工程的隧穿层。在一个动态随机存取的实施例中，此电荷捕捉结构的隧 穿层可为一层超薄层，或被移去，以允许高速的擦除及程序化操作，此操 作是被一个更新操作所支持以处理经由此超薄的隧穿层的电荷漏失。
在此描述的控制电路是用于在一个程序化模式下施加调整偏压，对于 使用沟道注入的n沟道存储单元而言，包含施加一个正字线程序化偏压至 与被选取的存储单元耦接的一个被选取的字线，且包含施加一负位线程序 化偏压至一个被选取的位线，此被选取的位线是被耦接至此被选取的存储 单元，且其中此正字线程序化偏压具有一强度，例如此程序化偏压的一半， 此强度对于被耦接至此被选取的字线的其它存储单元的存储器状态而言 无法造成干扰。相对的，此负位线程序化偏压具有一强度，例如此程序化 偏压的一半，此强度对于被耦接至此被选取的位线的其它存储单元的存储 器状态而言无法造成干扰。又，在此描述的控制电路是用于在一个擦除模 式下施加调整偏压，包含施加一个负字线擦除偏压至与被选取的存储单元 耦接的一个被选取的字线，且包含施加一正位线擦除偏压至一个被选取的 位线，此被选取的位线是被耦接至此被选取的存储单元，且其中此负字线 以及此正位线擦除偏压不会对其它存储单元的存储器状态造成干扰。
p沟道及n沟道实施例皆被描述。而且，在此描述的技术皆适用于栅 极注入以及沟道注入隧穿的操作。
更进一步，此存储单元是适用作程序化及擦除操作，此操作可被执行 于适合动态随机存取模式的循环，故可允许在此描述的存储器结构的应用 以及各种高速度随机存取的应用，而这些应用无法以先前技术的SONOS型存储单元下所执行。
本发明其它的目地及优点可由参考图示、实施方式以及权利要求而明 白，其是如下所描述。
图1是一个简化的方块图描述一种集成电路包含一个存储器阵列其内
又包含在一个绝缘体上硅(SOI)结构内的一个分离位线架构内被布置的单
一晶体管的介电电荷捕捉存储单元，且其是用以施行随机存取读取、擦除 及程序化操作。
图2是一个布局图显示在此所述的一个SOI结构内一个n沟道的分离 位线阵列的一部份。
图3是沿着垂直此字线的方向的一个横剖图其中此字线在如同于图2 所述的一个存储器阵列结构内，用于使用非易失性的能隙工程的电荷捕捉 存储单元的实施方式。
图4是沿着平行此字线的方向的一个横剖图其中此字线在如同于图2 及图3所述的一个存储器阵列结构内。
图5是如同于图2所述的一个存储器阵列的一个概要电路图标，包含 用于随机存取程序化操作的偏压。
图6是如同于图2所述的一个存储器阵列的一个概要电路图标，包含 用于随机存取擦除操作的偏压。
图7是如同于图2所述的一个存储器阵列的一个概要电路图标，包含 用于随机存取读取操作的偏压。
图8是沿着垂直此字线的方向的一个横剖图其中此字线在如同于图2 所述的一个存储器阵列结构内，用于使用电荷捕捉存储单元的实施方式其 被采用于一个提供更新操作的系统内，例如被采用于动态随机存取存储器 元件。
图9是沿着垂直此字线的方向的一个横剖图其中此字线在如同于图11 所述的一个存储器阵列结构内，显示采用栅极注入空穴隧穿的一个p沟道 的实施例。
图10是沿着垂直此字线的方向的一个横剖图其中此字线在如同于图11所述的一个存储器阵列结构内，显示一个p沟道实施例其采用在一个提 供更新操作的系统内的栅极注入空穴隧穿。
图11是一个布局图显示在此所述的一个SOI结构内一个p沟道的分 离位线阵列的一部份。
图12是一个简化的方块图描述一种集成电路包含一个存储器阵列其
内又包含在一个绝缘体上硅(SOI)结构内的一个分离位线架构内被布置的
单一晶体管的介电电荷捕捉存储单元，且其是用以施行随机存取读取、更 新、擦除及程序化操作。
图13是一个简化的方块图描述一种集成电路包含同时具有非易失性 随机存取以及动态随机存取存储器阵列的单一衬底，其中此二阵列皆包含 在一个绝缘体上硅(SOI)结构内的一个分离位线架构内被布置的单一晶体 管的介电电荷捕捉存储单元。
图14a至图14c是沟道长度方向的横剖面照片其分别显示 (一)SONS(无顶部氧化层)、(二)SONos(具有薄的顶部氧化层)以及 (三)SoNOS(具有薄的底部氧化层)，插入的照片显示氧化层及氮化层相对 应的厚度。
图15a至图15b是对于不同的氮化物成份比较双向扫描直流(DC)电流 对电压的曲线DC-IV，其中图15a是对于n沟道元件，而图15b是对于p
沟道元件。
图16a是测量脉冲(Pulse)-IV特性的设定图，其中在一个程序化/擦除
操作后一个读取电流可被立即的测量。
图16b显示对于此p沟道元件在程序化/擦除循环应力时测量的一个栅 极电压脉冲。
图16c显示对于此p沟道元件在程序化/擦除循环应力时测量的一个漏 极电压脉冲。
图17是一个曲线图显示此元件在程序化/擦除循环应力下的响应的漏 极电流，显示在程序化后以及擦除后的此漏极电流有一个大的电流差异 ( 10微安培)。
图18a至图18c图显示对于(一)SONS、 (二)SONoS以及(三)SoNOS的
p沟道元件的程序化瞬时曲线。图19a至图19c显示对于(一)SONS、 (二)SONoS以及(三)SoNOS的p
沟道元件的擦除瞬时曲线。
图20是一曲线图显示对于SONS、SONoS以及SoNOS的忍受力特性。
图21是一曲线图显示对于不同的偏压以及程序化/擦除时间下SONS 元件的忍受力特性可延伸至10G个循环。
图22是一曲线图显示室温下SONS元件的保存。
图23是沿着垂直此字线的方向的一个横剖图其中此字线在如同于图 IO所述的一个存储器阵列结构内，用于使用SONS电荷捕捉存储单元的实 施方式其被采用于一个提供更新操作的系统内，例如被采用于动态随机存 取存储器元件，且被采用于此字线及此电荷捕捉层之间的栅极注入空穴隧
主要元件符号说明
100存储器阵列
101字线译码器/驱动器
102字线/区块选择线
103位线(行)译码器/驱动器
104位线
105总线
106感应放大器及数据输入结构
107数据总线
雨提供调整偏压的电压以及电流源
109控制器
111数据输入线
115数据输出线
150集成电路
151其它电路
199漏极线
201、204 源极线
202、205 半导体主体线203、 206 漏极线 210-213 字线
220 绝缘层 220-A、 220-B 区域
221 衬底
240作为空穴隧穿层的第一层 241作为能带补偿层的第二层 242作为绝缘层的第三层 243电荷捕捉层 244介电阻挡层 301-309存储单元
440 阻挡层
441 电荷捕捉层 442绝缘层 443能带补偿层 444隧穿层 842隧穿层
843 电荷捕捉层
844 阻挡层 942阻挡层 943 电荷捕捉层 944隧穿层 1101源极线
1102半导体主体线
1103漏极线
1105半导体主体线
1104源极线
1106漏极线
1200存储器阵列
1201字线译码器/驱动器1202字线/区块选择线
1203位线(行)译码器/驱动器
1204位线
1205总线
1206感应放大器及数据输入结构
1207数据总线
1208提供调整偏压的电压以及电流源
1209控制器
1211数据输入线
1215数据输出线
1250集成电路
1251其它电路
1301其它电路
1302SOI DRAM阵列
1303SOI快闪阵列
1350集成电路
具体实施例方式
本发明的实施例的一个详细描述是被提供，同时请参考图1至图23。 图1是一个简化的方块图描述一个集成电路150，其包含一层衬底， 其可能为一个单一的芯片或一个在单一集成电路的封装内被配置以封装 在一起的多芯片，以及一个存储器阵列100，其是位于衬底的一个第一区 域，其包含在一层绝缘体上硅(SOI)结构内的一个分离位线架构内被布置的 单一晶体管的介电电荷捕捉存储单元，且其是用以施行随机存取读取、擦 除及程序化操作。 一条字线(或列)以及一个字线译码器/驱动器101是被耦 接至多个字线/区块选择线102且与其电性沟通，且沿着此存储器阵列100 内的列被布置。 一个位线(行)译码器/驱动器103是透过多个位线104被耦 接及电性连接至沿着存储器阵列100内的行被布置的存储单元，其位于存 储器阵列100内且被用于读取及写入数据。地址是在总线105上被提供至 此字线译码器/驱动器101，并送至位线(行)译码器/驱动器103。于方块106内的感应放大器及数据输入结构，其包含用于此读取、程序化及擦除模式 的电流源，是通过数据总线107被耦接至位线(行)译码器/驱动器103。数
据是通过此数据输入线111由集成电路150的输入/输出端或由集成电路 150内部的其它电路151被提供至方块106内的此数据输入结构。在此描 述的实施例，其它电路151是被包含于集成电路150之上，例如一个泛用 处理器或特殊目的应用电路，或是一个组合模块，其可提供被此存储器阵 列所支持的系统级芯片功能。数据是经由此数据输出线115被提供，其方 向是自方块106内的感应放大器至集成电路150上的输入/输出端，或至集 成电路150内部或是外部的其它数据目的地。
此阵列100是依据以下描述的实施例中的一种AND架构所实施，其 具有被布置于一个分离位线架构的介电电荷捕捉存储单元，且被用于随机 存取、擦除以及程序化的操作。
在此范例所实施的一个控制器109，是利用一个调整偏压状态机构以 控制此提供调整偏压的电压以及电流源108的应用，例如施加于字线、位 线、源极线及主体线的读取、程序化、擦除、擦除确认、程序化确认电压 或电流。在动态随机存取的实施例中，此控制器实现一个更新模式，以周 期性地更新储存于此阵列内的电荷捕捉元件的电荷。此控制器109可以通 过使用在此领域中已知的特殊目的逻辑电路而实现。在另一实施例中，此 控制器109包含一个泛用处理器，其可能是在同一个集成电路上被实现， 其是执行一个计算机程序以控制此元件的操作。在又一其它的实施例中， 一个特殊目的逻辑电路以及一个泛用处理器的组合可能被用以实施控制 器109。控制器109至少包含具有随机存取读取、擦除以及程序化模式的 逻辑以及偏压电路，其中于此擦除模式下是偏压一个被选取的存储单元以 设定此选取的存储单元内的一个擦除临界状态，且于程序化模式下是偏压 一个被选取的存储单元以设定此选取的存储单元内的一个程序化临界状 态。
图2是一个布局图显示一个SOI结构(其绝缘层并未被标示)内的一个 分离位线存储器阵列的一部份。多对的半导体源极/漏极线(201/203及 204/206)是被嵌入至在SOI结构内的此绝缘层上。半导体主体线202、 205 是被嵌入至在SOI结构内的此绝缘层上且位于各自对应的源极以及漏极线之间，且提供此阵列内的存储单元其沟道区域。在此描述的实施例中，
是利用n+掺杂的外延硅或其它的半导体材料以实现在此阵列内的此源极 线201及204(分别标示作源极线S"以及源极线SL2)。同样地，是利用n+ 掺杂的外延硅或其它的半导体材料以实现在此阵列内的此漏极线203及 206(分别标示作位线BL,以及位线BL2)。这些对半导体源极/漏极线 (201/203及204/206)是和相邻的线对电性隔离以建立此分离位线架构。通 过使用p掺杂的外延硅或其它的半导体材料，主体线202及205(p型阱) 是被实现。在此描述的实施例中，此绝缘层分隔相邻的源极/漏极线对。多 条字线210-213(其标示为WL" WL2、 WL3及WLw)覆盖于多对源极/漏极 线并建立一个交会点阵列。虽然其未在布局图示中描述，电荷捕捉结构是 位于此字线以及于此半导体主体线的沟道区域之间，且位于所相对应的半 导体源极/漏极线对之间，并在此交会点内形成存储单元。
在此描述的实施例，其如同图内的括号所指示，在各自的行中此源极 线以及半导体主体线是被被耦接在一起，因此其皆接收到共同或类似的偏 压电压。因此，源极线201是被耦接至半导体主体线202且与其共享相同 的电压，且源极线204是被耦接至半导体主体线205且与其共享相同的电 压。在一个行内的存储单元是被平行地布置于此相对应的源极线及漏极线 之间，其提供相对低电流的随机存取读取操作、随机存取程序化操作及随 机存取擦除操作。如同于布局图标可见的一个存储单元的区域，可以小到 8F2，其中F表示结构的最小宽度，例如对于此源极线、主体线、漏极线 或字线所采用的工艺而言结构的最小宽度。如同在此所述，可能使用多晶 硅薄膜晶体管结构，其利用激光退火或其它用于改良沟道特性的工艺，以 实现其它的AND型阵列元件。
图3是沿着图2的结构内的一个半导体主体线，例如线202，的方向 的一个横剖图，此结构是被用于半导体主体线202与电荷捕捉层243(沟道 注入)之间的电荷(电子或空穴)隧穿。此横剖图显示衬底221，其可能为一 个单一晶体半导体芯片，例如为p型或n型的硅。 一层绝缘层220，例如 二氧化硅，将半导体主体线202以及相对应半导体主体线202的源极/漏极 线(例如于图2所示的201及203)，与衬底221分隔开来。 一个多层的电 荷捕捉结构包含层240-244，是位于字线210-212以及半导体主体线202之间。在此描述的实施例中，此多层的电荷捕捉结构是连续地经过多条字 线，例如在此阵列的一区段内字线WL,至WLN，或经过整个阵列内所有 的字线。在另一个结构内，此电荷捕捉结构可以被布局成一小块，例如， 其位于个别存储单元的字线以及半导体主体线之间。
在此实施例中的字线210-212包含p+多晶硅，其通常具有一层硅化物 的覆盖层。其亦可能使用N+多晶硅。其它的实施例采用单一或多层的材
料，例如金属、金属化合物、或金属与金属化合物的混合或复合物，例如 钼、氮化钽、金属硅化物、铝、或其它的金属或金属复合物栅极材料(例如，
Ti、 TiN、 Ta、 Ru、 Ir、 Ru02、 Ir02、 W、 WN等等)。对于某些应用，最 好是使用具有功函数大于4eV的材料，最好是更大于4.5eV。此类材料通 常是使用溅射以及物理气相沉积技术来布置，且可以使用反应性离子刻蚀 布置。
于图3所述的实施例中，此多层电荷捕捉结构包含此介电隧穿层，其 包含多种材料的复合物，其包含作为一层空穴隧穿层的一层第一层240、 作为一层能带补偿层的一层第二层241、以及作为一层绝缘层的一层第三 层242。此空穴隧穿层由二氧化硅组成，例如，位于半导体主体线202的 表面上，具有小于20埃的厚度，且最好是15埃或更小的厚度。代表的实 施例是使用10埃或12埃的厚度。此空穴隧穿层例如使用临场蒸气产生 (ISSG)技术来生成，并可以伴随一个后续沉积NO退火工艺或在沉积时加 入额外的NO到周围气氛。
作为一层能带补偿层的第二层241包含，例如，具有小于30埃厚度 的氮化硅，且最好是25埃或更小，其是覆盖在第一层240之上。氮化硅 层的形成可能通过，例如是，使用低压化学气相沉积(LPCVD)达成，例如 于摄氏680度下使用二氯硅烷(DCS)以及NH3先驱物质。在另一工艺中， 此能带补偿层包含氮氧化硅，其是由使用N20先驱物质的类似工艺形成。
作为一层绝缘层的第三层242，包含例如二氧化硅，覆盖在第二层241 之上且例如可以使用LPCVD高温氧化物(HTO)沉积以被形成。二氧化硅 的第三层242的厚度是小于35埃，且最好是30埃或更小。额外讨论能隙 工程的隧穿结构的细节可在于2006年1月3日具有共同申请人的美国专 利申请案第11/324540号；以及于2008年1月1日获证的美国专利第7315474号，上述二文件是在此作为配合参考数据。
在此实施例所述的一层电荷捕捉层243是覆盖在此多层复合的隧穿层 之上。在此实施例所述的电荷捕捉层243包含氮化硅，其具有例如大于50 埃的厚度，包含例如约70埃的厚度。亦可能使用一层富含硅的氮化物。 一层氮化硅电荷捕捉层243的形成可通过使用例如低压化学气相沉积 (LPCVD)。其它的电荷捕捉材料以及结构可被采用，包含例如氮氧化硅 (SixOyNz)、富含硅的氮化物、富含硅的氧化物、包含嵌入式纳米颗粒的捕 捉层等等。上述的多种不同的电荷捕捉材料系可参考于2006年11月23 日发表的美国专利公开第2006/0261401A1号，标题为"Novel Low Poer Non-Volatile Memory and Gate Stack", 申i青人为Bhattacharyya。
介电阻挡层244是位于字线210、 211及212以及电荷捕捉层243之 间。在此描述的实施例中，介电阻挡层244包含一个单一层的绝缘材料， 例如二氧化硅。另外，阻挡层244包含一个高k值的材料，其中高k值代 表此材料具有大于6的介电常数，例如氧化铝(Al203)、氧化铪(Hf02)、Zr02、 La203、 AlSiO、 HfSiO、以及ZrSiO等等。在另一实施例中，阻挡层244 可能包含一个堆栈，其包含一层二氧化硅的缓冲层以及一层高k值的覆盖 层(在此未显示)。二氧化硅的缓冲层，通过一个湿熔炉氧化工艺，可自氮 化物经由湿反转形成。其它的实施例可用高温氧化(HTO)或LPCVD Si02 而实现。氧化铝(高k值的覆盖层)层可使用原子气相沉积方法形成，其以 约为摄氏900度下60秒的后续快速热退火强化此薄膜。
图4是在，采用图2架构的图3所述的实施例内，沿着一条字线，例 如字线210，所截取的一个横剖图，其中此实施例是被采用以实施在半导 体主体线202内的沟道与电荷捕捉层243之间电荷(电子或空穴)隧穿。于 图4所示的参考数字是如同于图3内相对应的元件所示的数字，且这些元 件的描述在此并不作重复性的说明。图4描述此分离位线结构，其中源极 线201是由绝缘层220内的区域220-A和相邻行的存储单元内的漏极线 199分隔开来。同样地，漏极线203是由绝缘层220内的区域220-B和相 邻行的存储单元内的源极线204分隔开来。
对于制造此结构的一个代表性的技术包含首先在衬底221上形成一层 绝缘层220，且平坦化此绝缘层220。然后一层外延硅是在此平坦化的结构上成长。此半导体材料是接着依据一个定义此源极/漏极线对以及此半导 体主体线的布局被遮盖。掺杂物是依据此布局工艺被注入以定义此N+线 以及此p型阱的线。然后，此介电电荷捕捉结构是在此阵列上被形成。接
着，沟道是在源极/漏极线对的行之间被刻蚀且在区域220-A及220-B内被 填满此绝缘材料。由此制成的结构是再一次地被平坦化，然后字线材料是 被沉积且被布局以定义在此阵列内的字线。
图5至图7是一个分离位线阵列概要的图标，其是如同上述所实施， 且亦分别描述用于随机存取程序化、随机存取擦除以及随机存取读取模式 操作的调整偏压。九个各自的存储单元301-309是被描述于此概要图示中。 真正如同在此所述实施的阵列可能包含大数量的区段，其中各个区段，例 如，包含介于16条至128条之间的字线且包含介于512条至2048条的位 线。如同某一特定的实施例所需，更大量的字线与位线可被布置于一个随 机存取阵列。存储单元301-303是被平行地连接于源极线SL,与位线B" 之间，存储单元304-306是被平行地连接于源极线SL2与位线BL2之间， 存储单元307-309是被平行地连接于源极线SL3与位线BL3之间。
用于程序化一个被选取的存储单元，例如存储单元302，的一个程序 化模式内，在此集成电路上的控制电路是偏压此被选取的存储单元以产生 电子隧穿，以在此被选取的存储单元内设定一个程序化临界状态。此偏压 故需建立一个穿过此电荷捕捉结构的电场，此电场需足够以诱发电子隧穿 过此隧穿层至此电荷捕捉结构，其可增加此存储单元的阈值电压到程序化 状态的目标阶级。穿过此电荷捕捉结构的偏压的强度在此作为程序化电压 VP(3M，且在代表的实施例中可为M至22伏特的阶级。依据在此所述的存 储单元的操作方法，被耦接至此被选取的存储单元(例如302)的此源极线 (例如SL,)、主体及位线(例如BL1)接收一个负的位线程序化电压，且被耦 接至此被选取的存储单元的字线(例如WTU)接收一个正的字线程序化电 压。此未被选取的字线以及位线是被耦接至一个接地的电压或其它共同的 参考电压。此负的位线程序化电压以及此正的字线程序化电压的总合等于 对于此存储单元的此程序化电压VpcM，且诱发穿过此隧穿层的一个电场， 其造成由此源极线/漏极线且/或沟道的电子隧穿至此电荷捕捉结构的电荷 捕捉层。此负的位线程序化电压以及此正的字线程序化电压是被选取，以预防 在此被选取的字线或此被选取的位线上的其它存储单元的存储器状态被
干扰。因此，例如，被耦接至此被选取的字线(WL2)的存储单元305及308 亦受到此正的字线程序化电压，且被耦接至此被选取的位线(BL,)的存储单 元301及303亦受到此负的位线程序化电压。
在一较佳的实施例中， 一个负的位线程序化电压是在接近或等于 -VTOM/2的阶级，且此正的字线程序化电压是在接近或等于+VpcM/2的阶 级。因此，所能造成在此阵列其它存储单元的存储器状态被干扰的最大电 场约为用于程序化的电场强度的一半。此程序化电压VPCM，位线程序化 电压以及字线程序化电压是依据一个电荷捕捉结构的交换考虑被选取，此 交换考虑系评估在程序化速度(VpGM较大的强度)以及对于邻近存储单元 的存储器状态易造成干扰的最大电荷漏失(此位线程序化电压以及字线程 序化电压较低的强度)之间取舍。因此，于实际的实施例中，可使用具有约 为一半程序化电压的字线程序化电压以及位线程序化电压，在一半准确量 的变动量将不会造成电场显著地不平衡，而干扰到被选取的位线上的存储 单元和被选取字线上存储单元所储存的电荷。此电压强度的变化可视为电 场强度的差值，其是由在位线上一给定的电压强度在隧穿层内所诱发的电 场相对于由在字线上相同的电压强度在隧穿层内所诱发的电场所相差之
通常，对于此应用的目的主要的考虑为，使存储单元不被此位线程序 化电压或此字线程序化电压干扰，其存储器状态可保持不被更改于一个合 理的读取、程序化及擦除操作的循环次数内，例如10000至100000次或 对于非易失性实施例下更多的循环，或在一个动态随机存取的实施例下， 于更新循环间所发生读取、程序化及擦除操作循环的次数内其可保持不被 更改。
如同于图6所描述，在用于擦除一个被选取的存储单元，例如存储单 元302，的一个擦除模式下，在此集成电路上的控制电路偏压此被选取的 存储单元以造成空穴隧穿，以在此被选取的存储单元内设定一个擦除临界 状态。此偏压因此必需建立一个穿过此电荷捕捉结构的电场，且此电场需 足够以诱发空穴隧穿到此电荷捕捉结构内，此空穴隧穿可降低此存储单元的阈值电压至此擦除状态的目标阶级。穿过此电荷捕捉结构的偏压的强度 是在此参作为此擦除电压VERs。依据在此所述的存储单元的操作方法，被 耦接至此被选取的存储单元(例如302)的此源极线(例如SL1)、主体及位线
(例如BL,)接收一个正的位线擦除电压，且被耦接至此被选取的存储单元 的字线(例如WL2)接收一个负的字线擦除电压。未被选取的字线以及位线
是被耦接至一个接地的电压或其它共同的参考电压。此正的位线擦除电压
以及此负的字线擦除电压的总合等于对于此存储单元的此擦除电压V^s，
且诱发穿过此隧穿层的一个电场，其造成由此源极线/漏极线且/或沟道的 空穴隧穿至此电荷捕捉结构的电荷捕捉层内。
此正的位线擦除电压以及此负的字线擦除电压是被选取，以防止在此 被选取的字线或此被选取的位线上的其它存储单元的存储器状态被干扰。
因此，例如，被耦接至此被选取的字线(WL2)的存储单元305及308亦受 到此负的字线擦除电压，且被耦接至此被选取的位线(BL,)的存储单元301 及303亦受到此正的位线擦除电压。
在一较佳的实施例中，一个正的位线擦除电压是在接近或等于+VERs/2 的阶级，且此负的字线擦除电压是在接近或等于-VERs/2的阶级。因此，所 能造成在此阵列其它存储单元的存储器状态被干扰的最大电场是约为用 于擦除的电场强度的一半。此擦除电压VERS，位线擦除电压以及字线擦除 电压是依据一个电荷捕捉结构的交换考虑被选取，此交换考虑是评估在擦 除速度(Vers较大的强度)以及对于邻近存储单元的存储器状态易造成干扰 的最大电荷漏失(此位线擦除电压以及字线擦除电压较低的强度)之间取 舍。因此，于实际的实施例中，可能使用具有约为一半擦除电压的字线擦 除电压以及位线擦除电压，在一半准确量的变动量将不会造成电场显著地 不平衡，而干扰到被选取的位线上的存储单元和被选取字线上存储单元所 储存的电荷。此电压强度的变化可视为电场强度的差值，其是由在位线上 一给定的电压强度在隧穿层内所诱发的电场相对于由在字线上相同的电 压强度在隧穿层内所诱发的电场所相差之量。
如同于图7所述，在一个读取模式操作下， 一个被选取的存储单元的 源极线SL,及主体是被耦接至接地的电压， 一个被选取的存储单元的位线 BL,是被耦接至一个位线读取电压且一个被选取的存储单元的字线是被耦接至一个字线读取电压。故而，对于读取存储单元302， BL!接收一个正 的位线读取电压，而WL2接收一个正的字线读取电压。未选取的位线及字 线是被耦接至接地的电压。非常快速的随机存取读取操作是可能使用合理 的读取电压，其不会对在此阵列内未选取的存储单元造成干扰。
图8显示用于非常快速的随机存取的另一实施例，其合并使用包含一 个更新模式的一个控制电路。对于在图3及图8内相对应的元件是使用相 同的参考数字。于图8内的电荷捕捉结构是依据一个另外的应用以被实现， 而且其包含了一层隧穿层842、一层电荷捕捉层843、以及一层阻挡层844。 为了使读取、程序化及擦除有非常高速的随机存取，非常薄的隧穿层842 是被采用，例如具有小于1.5纳米或约1纳米或在某些实施例中更小厚度 的一层二氧化硅。电荷捕捉层843以及阻挡层844可以如同上述图3被实 施。对于于图8所示的一个存储单元的实施例，必需对其实施更新循环， 以补偿经由隧穿层842的电荷漏失。例如，对于一个代表性的实施例，可 以执行通常用在DRAM技术的一个更新循环，以使得各个存储单元的状 态可以在至少每10至100毫秒内的周期内被更新一次。依据存储单元电 荷储存动态的特定特征，可以实施更短或更长的更新周期。
图9描述类似图3所述的一个实施例，其中此隧穿层是被实现于字线 210及电荷捕捉层441之间，且使用p沟道元件的N型硅主体线202p以 进行栅极注入操作。在图3内所使用的参考数字是再次地被用于图9内相 对应的元件而不再重复描述。于图9内的电荷捕捉结构包含在半导体主体 线202p上的一层阻挡层440、以及在阻挡层440上的一层电荷捕捉层441 。 阻挡层440以及电荷捕捉层441是同上述般的被实施。图9内的实施例所 述的此隧穿层是一个多层结构，其包含在电荷捕捉层441上的一层绝缘层 442，在绝缘层442上的一层能带补偿层443，以及在能带补偿层443上的 一层隧穿层444。在此实施例中，对于程序化及擦除操作的电子及空穴隧 穿是发生在字线210与电荷捕捉层441之间。同上所述，此多层的隧穿结 构(442、 443、 444)可以用一层单层的二氧化硅或其它的隧穿材料替代。
图10描述类似于图8所述的一个实施例，其中此超薄的隧穿层944 是在在此字线210以及此电荷捕捉层943之间被实施，且使用p沟道元件 的N型硅主体线202p以进行栅极注入操作。在图3内所使用的参考数字是再次地被用于图10内相对应的元件而不再重复描述。于图10内的电荷
捕捉结构包含在半导体主体线202p上的一层阻挡层942、以及在阻挡层 942上的一层电荷捕捉层943。阻挡层942以及电荷捕捉层943是同上所 述以被实施。图10内的实施例所述的隧穿层944包含一层单层的二氧化 硅或氮氧化硅，其具有小于1.5纳米或小于1纳米的厚度，因此隧穿层944 可被采用于在支持更新操作的一个集成电路上的一个动态随机存取模式。
图11是类似图2所述的一个p沟道实施例的一个布局图示。在图11 的实施例内，半导体源极线1101、 1104及漏极线1103、 1106包含P+硅， 且半导体主体线1102、 1105包含n型硅。在其它方面，此结构在本质上 是和图2所述是相同的，而且使用相同的参考数字。
图12是集成电路1250的一个简化的方块图示，集成电路1250包含 一层衬底，其可能为一个单一的芯片或一个在单一集成电路的封装内被配 置以封装在一起的多芯片，以及一个存储器阵列1200，其是位于衬底的一 个第一区域，其包含在一个绝缘体上硅(SOI)结构内的一个分离位线架构内 被布置的单一晶体管的介电电荷捕捉存储单元阵列，其类似于图8或图 10，且其是用以施行被一个更新操作所支持的动态随机存取读取、擦除及 程序化操作。 一条字线(或列)以及一个字线译码器/驱动器1201是被耦接 至多个字线/区块选择线1202且与其电性沟通，且沿着存储器阵列1200 内的列被布置。一个位线(行)译码器/驱动器1203是被耦接至多个位线1204 且与其电性沟通，其是沿着存储器阵列1200内的行被布置，以用于读取 及写入数据至存储器阵列1200内的存储单元。地址是在总线1205上被提 供至此字线译码器/驱动器1201，并至位线(行)译码器/驱动器1203。于方 块1206内的感应放大器及数据输入结构，其包含用于此读取、程序化及 擦除模式的电流源，是通过数据总线1207被耦接至位线(行)译码器/驱动 器1203。数据是通过此数据输入线1211由集成电路1250的输入/输出端 或由集成电路1250内部的其它电路1251被提供至方块1206内的此数据 输入结构。在此描述的实施例，其它电路1251是被包含于集成电路1250 之上，例如一个泛用处理器或特殊目的应用电路，或是一个组合模块，其 可提供被此存储器阵列所支持的系统级芯片功能。数据是通过此数据输出 线1215被提供，其方向是由在方块1206内的感应放大器至集成电路1250上的输入/输出端，或至集成电路1250内部或是外部的其它数据目的地。
此阵列1200是依据以下描述的实施例中的一种AND架构所实施，其 具有被布置于一个分离位线架构的介电电荷捕捉存储单元，且被用于随机 存取、擦除以及程序化的操作。
在此范例所实施的一个控制器1209，是利用一个调整偏压状态机构以 控制提供调整偏压的电压以及电流源1208的应用，例如施加于字线、位 线、源极线及主体线的读取、更新、程序化、擦除、擦除确认、程序化确 认电压或电流。此控制器1209可以通过使用在此领域中已知的特殊目的 逻辑电路而实现。在另一实施例中，此控制器1209包含一个泛用处理器， 其可能是在同一个集成电路上被实现，其是执行一个计算机程序以控制此 元件的操作。在又一其它的实施例中， 一个特殊目的逻辑电路以及一个泛 用处理器的组合可能被用以实施控制器1209。控制器1209至少包含具有 随机存取读取、擦除、程序化以及更新模式的逻辑以及偏压电路，其中于 此擦除模式下是偏压一个被选取的存储单元以设定此选取的存储单元内 的一个擦除临界状态，且于程序化模式下是偏压一个被选取的存储单元以 设定此选取的存储单元内的一个程序化临界状态。在此更新模式下，存储 单元是被周期性地存取，例如每10至100毫秒，而且其电荷储存阶级是 被一个程序化操作或一个擦除操作更新以补偿任何在此存储单元上更新 倔环之间可能发生的电荷漏失。
图13描述一个系统芯片的实施例，其包含类似于以上所述的分离位 线结构的一个动态存取存储器阵列及非易失性存储器阵列。在此描述的实 施例， 一个集成电路1350，其包含用类似于图8所述存储单元所实施的一 个SOI DRAM阵列1302，以及此支持的控制电路(在此未显示)，以及用类 于图2所述存储单元所实施的一个SOI快闪阵列1303，以及此支持的控 制电路(在此未显示)。依据被执行的任务功能的选择性需求，在此阵列上 的其它电路1301是被调整布置以读取及写入数据进入及取出自各种的阵 列。阵列1302及阵列1303是被实施于一个单一的集成电路，其包含一个 单一的芯片或在一个在单一集成电路的封装内被配置以封装在一起的多 芯片。最好是，此二阵列皆被实施在一个单芯片上，故而用于此二不同阵 列的类似的制造过程可被操作以得到系统级芯片元件的高效且低成本的制造优点。
一个新颖的单一晶体管(1T)DRAM存储器是被揭露，其具有高忍受力 (>1G次数)且使用一个IT电荷捕捉DRAM存储单元，而其操作是使用栅 极注入程序化/擦除步骤。在此实施例中是使用一个富含硅的氮化物捕捉 层。此元件使用一个SONS结构，其具有直接接触此多晶栅极的氮化物捕 捉层。程序化及擦除操作是通过栅极注入实施，以避免损害此底部的氧化 物。此使用非隧穿氧化层的SONS结构提供快速的程序化/擦除速度，而氮 化物捕捉层则提供良好的数据保存以及伴随变长的更新时间。同时，使用 一个不用隧穿操作的氧化硅或氮氧化硅的栅极介电层，改善了此存储器元 件的忍受力。又， 一个富含硅的氮化物，其在低电压下具有更高的捕捉效 率，在此范例是被用作此电荷捕捉层。此元件的特征可以使用脉冲IV技 术表现，以使得此瞬时反应可被正确地测量。且在低电压(<7伏特)下1微 秒内可获得大的电流操作区间(〉10微安培)。且可获得高忍受力(MOG)， 因为此程序化/擦除操作是经由此多晶栅极直接写入(或读出)此SiN而不对 此底部的氧化层施加应力。此电荷捕捉DRAM相对于传统的1T1C以及浮 动主体1T的DRAM而言，可提供较长的保存时间(>1秒)以及可忽略的程 序化电流( pA)，故可提供低功率的操作。 一个AND型SOI阵列是被揭露 以提供随机的程序化/擦除及读取。
一个富含硅的氮化物是被引用于此电荷捕捉层以大幅地增大此存储 器操作区间。此典型的氮化硅是Si3N4。因此在此典型的氮化硅薄膜内Si 和N原子的比例为3:4。在此电荷捕捉结构的实施例内的比例可由，例如， 由3.1:4变化至4:4。另一个有用的参数是光学的折射率(n)，其是用一个光 学椭圆测厚仪在"波长633 nm"下被测量。对于标准的氮化硅而言此折射率 为n=2.0。对于富含硅的氮化物在我们的实验下具有一个通常的范围2.05 至2.1。
另外，因为1T存储单元即使在读取模式下亦容易受到栅极干扰，传 统的DC-IV测量并不适用于此元件的特性。因此，我们采用脉冲IV测量 以准确地显示此元件表现的特性并检视此瞬时行为。
此50纳米的"SONS"(无顶部氧化物)、"SONoS"(有薄的顶部氧化物) 以及"SoNOS"(有薄的底部氧化物)的元件横剖面图，是描述于图14a至图14c。这些插入图表示相对应的ONO厚度。n沟道及p沟道元件两者皆被制造。
此传统的DC-IV测量是通过双电压扫描(由Vg=-5至+5V，然后+5至 -5V)而实施。于图15a至图15b内的结果显示所有的元件皆具有非常显著 的迟滞。其显示出此元件在低电压下是很容易被程序化/擦除的。另外，富 含硅的氮化物相对于标准的氮化物而言具有更大的的迟滞。其代表富含硅 的氮化物在低电压下可更有效地捕捉电荷。而且，此p沟道元件显示比n 沟道元件还大一些的存储器操作区间。 一个p沟道元件可以最好是使用栅 极注入操作。请参考于2007年发表的VLSITech.Dig.,pp.l40-141，发表人 为H.T.Lue等人。
较大的迟滞亦代表此传统上用于定义阈值电压的DC-IV测量(请参考 1995年发表的IEDM Tech. Dig.,pp.867-870，发表人为C. H. J. Lue等人)是 不合适的，因为这些元件会很容易地被干扰。因此，我们采用脉冲IV测 量以准确地显示这些元件的特性。
此脉冲IV设定是显示于图16(a)。图16(b)及图16(c)分别显示在程序 化/擦除循环应力下此栅极及漏极的电压脉冲。对于此p沟道SONS的典型 的漏极电流回应系示于图17。程序化状态具有较小的漏极电流，而擦除状 态具有较大的电流。此大量的电流差异( 10微安培)提供快速读取应用绝 佳的设计区间。
因为真正被此感应放大器所测得的是此漏极电流(ID)，而且，因为VT 无法在此瞬时脉冲内被适当地测量，我们在程序化/擦除脉冲后测量此漏极 电流(ID)而不使用传统VT对时间的测量。
图18a至图18c描述对于图14a至图14c内SONS、SONoS以及SoNOS 元件的程序化瞬时曲线。所有的元件皆在此电荷捕捉层内使用富含硅的氮 化物。此程序化注入空穴并且减少此漏极电流。在低电压下快速的程序化 可被获得。此SONS单元显示最快的程序化速度。因为其为沟道注入模式， SoNOS对于此程序化系使用反转的极性(-VcO。
这些曲线图显示此元件可以在1微秒内且在低+Vc偏压下很容易地被 程序化。而且，SONS相对于SONoS或SoNOS而言显示极快的速度。此 原因是SONS不具有隧穿氧化物，故而提供非常快速的注入(氮化物具有相对于氧化物而言极低的能障高度)。在程序化后，漏极电流因为此空穴注 入而减少。在更久的程序化时间，漏极电流驱近至零。
图19a至图19c显示对于(一)SONS、 (二)SONoS以及(三)SoNOS的p
沟道元件的程序化瞬时曲线。这些元件在此电荷捕捉层内皆使用富含硅的 氮化物。此擦除注入电子并且增加此漏极电流。在低电压下快速的擦除可 被达成。SONS显示此快速的擦除速度。因为其为沟道注入模式，SoNOS 对于此擦除系使用反转的极性(+Vc3 )。因为氮化物对于电子与空穴而言皆 具有类似的隧穿能障( 2eV)，所以SONS具有相当的擦除及程序化速度。
SoNOS显示在程序化/擦除后具有反转的极性，因为SoNOS是使用沟 道注入被程序化及擦除，而SONS及SONoS的操作是使用栅极注入。
对于各种元件的忍受力是在图20内被比较，其显示一个程序化/擦除 循环对漏极电流的曲线图。SONS显示具有最好的存储器操作区间。其是 由当此隧穿氧化物被移除时有更有效的注入所造成。而且，采用此富含硅 的氮化物亦增进的此电荷捕捉的特性。图21是一曲线图，其显示SONS 元件的对于不同的偏压以及程序化/擦除时间下对漏极电流的作图，其延伸 至10G个循环。此曲线图显示此存储器操作区间随着更大的操作电压而增 加。然而，经过底部氧化物的沟道注入亦会增加，造成氧化物的劣化使得 忍受力减少。
因此，减少此操作电压对于增进此忍受力而言是必需的。在V(j〈6V 时，忍受力可大于10G个倔环，故适用于高忍受力的快取或DRAM应用。
具有富含硅的氮化物的SONS元件的保存特性是显示于图22。对于程 序化及擦除状态而言皆可以观察到电荷松弛。然而，足够的电流操作区间 (~3微安培)仍可在1秒后维持，故适用于DRAM的应用。
此揭露的阵列架构以及程序化/擦除方法系如同以上连结图5至图7 所述。对于程序化，+ ￥1>(^/2及-VpcM/2是分别被施加在此被选取的WL 及BL。擦除使用此相反极性的电压且亦可以被随机地选取。于图18a至 图18c及图19a至图19c内，+ VPCM/2(~3伏特)显示非常低的程序化/擦除 速率，故而允许足够的干扰区间。由于此直接的隧穿程序化/擦除方法仅需 要可忽略的电流( pA)，故而允许平行的页面程序化(如同于NAND快闪) 以增加整体的程序化/擦除总输出。另一方面，所有的元件皆被平行地连接(和NAND相反)，故而可提供 大量的读取电流以用于快速读取。
一个新颖的1TDRAM单元是被详细地揭露及分析。其显示低功率及 高密度DRAM的应用一种新的实现方法。
图23描述一个类似于图IO所述的实施例，除了在图10内介于字线 210与电荷捕捉层943之间的此超薄隧穿层944是被移除以用于栅极注入 操作，而且在一个p沟道的实施例下主体线202p为n型硅。于图10内所 使用的参考数字是再次得使用于图23内相对应的元件且不再重复说明。 在图23内的此电荷捕捉结构包含在半导体主体线202p上的一层阻挡层 942，以及在阻挡层942上的一层电荷捕捉层943。阻挡层942及电荷捕捉 层943是如同以上所述而被实施。在此阵列内的此存储单元的结构亦可见 于图14a。
当本发明是由参考此较佳实施例及上述的范例所揭露，亦应了解这些 范例是仅用来作描述及说明本发明之用，而非作为限制本发明之用。在不 脱离本发明的原则及范围下，此领域中具有通常技艺者可轻易地作出调整 或组合。
权利要求
1、一种包含一衬底的集成电路，其特征在于，包含一存储器阵列，其位于该衬底的一第一区域上，包含单一晶体管的介电电荷捕捉存储单元，该多个存储单元是被布置为一个分离位线架构以用于随机存取读取、擦除及程序化操作；以及控制电路于该衬底的一第二区域上且被耦接至该存储器阵列，该控制电路包含逻辑及偏压电路其具有随机存取读取、擦除及程序化模式，其中于该擦除模式下是偏压一被选取的存储单元以产生空穴隧穿以设定该选取的存储单元内的一擦除临界状态，且于程序化模式下是偏压一被选取的存储单元以产生电子隧穿以设定该选取的存储单元内的一程序化临界状态。
2、 根据权利要求1所述的集成电路，其特征在于，该衬底的该第一区域包含一绝缘层，且该存储器阵列包含多对半导体源极/漏极线于该绝缘层之上，该多对半导体源极/漏极线 是具有一第一导电态且分别包含一第一线于一第一侧以及一第二线于一 —^顶!j;多条字线于该多对半导体源极/漏极线之上；一半导体主体阵列于该绝缘层之上且具有一第二导电态，其包含各自 的沟道区域于相对应的该对半导体源极/漏极线之间；以及一电荷捕捉结构阵列位于该多个字线及多个半导体主体之间，该电荷 捕捉结构阵列包含多个存储单元，该多个存储单元是被平行地连接于相对 应的该对半导体源极/漏极线的该多个第一及第二线之间，该电荷捕捉结构 是被采用以被程序化及被擦除以储存数据。
3、 根据权利要求2所述的集成电路，其特征在于，该半导体主体阵 列包含多个半导体主体线各自的部份于相对应的该对半导体源极/漏极线 内的该多个第一及第二线之间。
4、 根据权利要求2所述的集成电路，其特征在于，于该半导体主体 阵列的该多个半导体主体是被电性耦接至相对应的该对源极/漏极线的该 第一线。
5、 根据权利要求2所述的集成电路，其特征在于，该多对中的半导 体源极/漏极线与该多对中其它半导体源极/漏极线对之间是被绝缘材料分 隔。
6、 根据权利要求1所述的集成电路，其特征在于，该控制电路包含 一更新模式以周期性地更新于该阵列内的该多个存储单元的临界状态。
7、 根据权利要求1所述的集成电路，其特征在于，该程序化模式包 含施加调整偏压至被选取的多个存储单元以诱发Fowler-Nordheim电子隧 穿，且该擦除模式是包含施加调整偏压至被选取的多个存储单元以诱发 Fowler-Nordheim空穴隧穿。
8、 根据权利要求1所述的集成电路，其特征在于，该电荷捕捉结构 包含一隧穿层、 一电荷捕捉层以及一阻挡层，该隧穿层具有一约1.5纳米 或更薄的有效氧化层厚度。
9、 根据权利要求1所述的集成电路，其特征在于，该电荷捕捉结构 包含一隧穿层、 一介电电荷捕捉层以及一介电阻挡层，该隧穿层包含一第 一层，其具有一空穴隧穿势垒高度， 一第二层，其空穴隧穿势垒高度小于 该第一层，以及一第三层，其空穴隧穿势垒高度大于该第二层。
10、 根据权利要求1所述的集成电路，其特征在于，该程序化模式包 含施加一调整偏压至一被选取的存储单元，其包含施加一正字线程序化偏 压至与该被选取的存储单元耦接的一被选取的字线，且包含施加一负位线 程序化偏压至一被选取的位线，该被选取的位线是被耦接至该被选取的存 储单元，且其中该正字线程序化偏压具有一强度，该强度对于被耦接至该 被选取的字线的其它存储单元的存储器状态而言无法造成干扰，且该负位 线程序化偏压具有一强度，该强度对于被耦接至该被选取的位线的其它存 储单元的存储器状态而言无法造成干扰。
11、 根据权利要求1所述的集成电路，其特征在于，该擦除模式包含 施加一调整偏压至一被选取的存储单元，其包含施加一负字线擦除偏压至 与该被选取的存储单元耦接的一被选取的字线，且包含施加一正位线擦除 偏压至一被选取的位线，该被选取的位线是被耦接至该被选取的存储单 元，且其中该负字线擦除偏压具有一强度，该强度对于被耦接至该被选取 的字线的其它存储单元的存储器状态而言无法造成干扰，且该正位线擦除偏压具有一强度，该强度对于被耦接至该被选取的位线的其它存储单元的 存储器状态而言无法造成干扰。
12、 根据权利要求1所述的集成电路，其特征在于，该程序化模式包 含施加一调整偏压至一被选取的存储单元，其包含施加一约为+VpGM/2的 偏压至一与该被选取的存储单元耦接的被选取的字线，以及施加一约为 -丫^^/2的偏压至一与该被选取的存储单元耦接的被选取的位线。
13、 根据权利要求1所述的集成电路，其特征在于，该擦除模式包含 施加一调整偏压至一被选取的存储单元，其包含施加一约为-VE^/2的偏压至一与该被选取的存储单元耦接的被选取的字线，以及施加一约为+V^s/2的偏压至一与该被选取的存储单元稱接的被选取的位线。
14、 一种包含一衬底的集成电路，其特征在于，包含一第一存储器阵列，其位于该衬底的一第一区域上，包含非易失性单 一晶体管的介电电荷捕捉存储单元，该多个存储单元是被布置为一个分离位线架构以用于随机存取读取、擦除及程序化操作；一第二存储器阵列，其位于该衬底的一第二区域上，包含易失性单一 晶体管的介电电荷捕捉存储单元，该多个存储单元是被布置为一个分离位 线架构以用于随机存取读取、擦除及程序化操作；以及控制电路于该衬底的一第三区域上且被耦接至该第一及该第二存储 器阵列，该控制电路包含用于该第一及该第二存储器阵列的逻辑及偏压电 路其具有随机存取读取、擦除及程序化模式，其中于该擦除模式下是偏压 一被选取的存储单元以产生空穴隧穿以设定该选取的存储单元内的一擦 除临界状态，且于程序化模式下是偏压一被选取的存储单元以产生电子隧 穿以设定该选取的存储单元内的一程序化临界状态，且包含用于具有一更 新模式的该第二存储器阵列的逻辑及偏压电路。
15、 根据权利要求14所述的集成电路，其特征在于，该衬底的该第 一区域包含一第一绝缘层，且该第一存储器阵列包含多对第一半导体源极/漏极线于该第一绝缘层之上，该多对第一半导体 源极/漏极线是具有一第一导电态且分别包含一第一线于一第一侧以及一 第二线于一第二侧；多条第一字线，其覆盖于该多对第一半导体源极/漏极线；一第一半导体主体阵列于该第一绝缘层之上且具有一第二导电态，包 含各自的沟道区域于相对应的该对第一半导体源极/漏极线之间；以及一第一电荷捕捉结构阵列位于该多个第一字线及多个第一半导体主 体之间，该第一电荷捕捉结构阵列包含多个第一存储单元，该多个第一存 储单元是被平行地连接于该相对应的该对第一半导体源极/漏极线的该多 个第一及第二线之间，于该第一存储器阵列的该第一电荷捕捉结构包含一 隧穿层、 一介电电荷捕捉层以及一介电阻挡层，该隧穿层包含一第一层， 其具有一空穴隧穿势垒高度， 一第二层，其空穴隧穿势垒高度小于该第一层，以及一第三层，其空穴隧穿势垒高度大于该第二层；其中该衬底的该第二区域包含一第二绝缘层，且该第二存储器阵列包含在该第二绝缘层上的多对第二半导体源极/漏极线，该多对第二半导体源极/漏极线是具有一第三导电态且分别包含一第三线于一第三侧以及一第四线于一第四侧；多条第二字线于该多对第二半导体源极/漏极线之上； 一第二半导体主体阵列于该第二绝缘层上且具有一第四导电态，包含各自的些沟道区域于相对应的该对第二半导体源极/漏极线之间；以及一第二电荷捕捉结构阵列位于该多个第二字线及多个第二半导体主 体之间，该第二电荷捕捉结构阵列包含多个第二存储单元，该多个第二存 储单元是被平行地连接于该相对应的该对第二半导体源极/漏极线的该多 个第三及第四线之间，于该第二存储器阵列的该第二电荷捕捉结构包含一 隧穿层、 一电荷捕捉层以及一阻挡层，该隧穿层具有一约1.5纳米或更薄 的厚度的有效氧化层。
16、 一种包含一衬底的集成电路，其特征在于，包含 一分离位线存储器阵列，其包含单一晶体管的多个介电电荷捕捉存储 单元，其中该介电电荷捕捉存储单元包含一介电电荷捕捉层及一栅极介电 层，该介电电荷捕捉层是连接该存储单元的栅极且该栅极介电层是连接一 沟道；以及与该分离位线存储器阵列耦接的一控制电路，该控制电路包含具有随 机存取读取、擦除及程序化模式的逻辑及偏压电路，其中于该擦除模式下是偏压一被选取的存储单元以设定该选取的存储单元内的一擦除临界状 态，且于程序化模式下是偏压一被选取的存储单元以设定该选取的存储单 元内的一程序化临界状态。
17、 根据权利要求16所述的集成电路，其特征在于，该衬底包含一 绝缘层，且该分离位线存储器阵列包含在该绝缘层上的多对半导体源极/漏极线，该多对半导体源极/漏极线 是具有一第一导电态且分别包含一第一线于一第一侧以及一第二线于一 ——"f则；多条字线于该多对半导体源极/漏极线之上；一半导体主体阵列于该绝缘层之上且具有一第二导电态，其包含各自 的沟道区域于相对应的该对半导体源极/漏极线之间；及一电荷捕捉结构阵列位于该多个字线及多个半导体主体之间，该电荷 捕捉结构阵列包含多个存储单元，该多个存储单元是被平行地连接于该相 对应的该对半导体源极/漏极线的该多个第一及第二线之间，该电荷捕捉结 构是被采用以被程序化及被擦除以储存数据。
18、 根据权利要求17所述的集成电路，其特征在于，该半导体主体 阵列包含多个半导体主体线各自的部份于相对应的该对半导体源极/漏极 线内的该多个第一及第二线之间。
19、 根据权利要求17所述的集成电路，其特征在于，于该半导体主 体阵列的该多个半导体主体是被电性耦接至相对应的该对源极/漏极线的 该第一线。
20、 根据权利要求17所述的集成电路，其特征在于，该多对中的半 导体源极/漏极线与该多对中其它半导体源极/漏极线对之间是被绝缘材料 分隔。
21、 根据权利要求16所述的集成电路，其特征在于，该程序化模式 包含施加调整偏压至被选取的存储单元以诱发栅极的电子注入至该电荷 捕捉层。
22、 根据权利要求16所述的集成电路，其特征在于，该电荷捕捉层 包含富含硅的氮化物。
23、 根据权利要求16所述的集成电路，其特征在于，该栅极介电层包含一氧化硅层或一氮氧化硅层,
全文摘要
本发明公开了一种在绝缘体随机存取存储器上的单一晶体管存储单元。一种制造于绝缘体上硅(SOI)的硅-氧化物-氮化物-氧化物-硅SONOS型元件(或是BE-SONOS)以实施非易失性的操作。一层超薄的隧穿氧化层可被用来提供超快的程序化/擦除操作，其是被如同传统DRAM技术所采用的更新操作所支持。此存储器阵列是以分离位线架构被布置。一个栅极注入且不具有隧穿氧化物的DRAM单元在此被描述。
文档编号G11C7/10GK101414479SQ20081021360
公开日2009年4月22日 申请日期2008年8月22日 优先权日2007年10月18日
发明者吕函庭 申请人:旺宏电子股份有限公司