专利名称：记忆体阵列以及记忆体装置的制作方法
技术领域：
本发明涉及一种半导体装置，特别是涉及一种记忆体阵列以及记忆体装置。
背景技术：
非挥发性记忆体(Nonvolat ile memory)目前多应用在各种电子元件的使用 上，如储存结构资料、程序资料及其它可以重复存取的资料。而其中一种可重复存取资料 的非挥发性记忆体是称为快闪记忆体。快闪记忆体是一种可电擦除且可编程只读记忆体 (Electrical Iy Erasable Programmable Read Only Memory, EEPR0M),其具有可进行多次 资料的存入、读取、擦除等动作且存入的资料在断电后也不会消失的优点，所以已成为个人 电脑和电子设备所广泛采用的一种记忆体元件。通常具有多个记忆胞排列成一阵列的记忆体装置是由数条相互平行的字线所组 成。此外，请参阅图3所示，在功能性字线302a所配置的记忆区的边缘，有至少一虚拟字线 302b直接配置于功能性字线302a旁以增加微影制造工艺时的曝光均勻度。然而，记忆区 中功能性字线302a旁所存在的虚拟字线302b会导致虚拟字线302b与邻近的功能性字线 302a’之间的耦合效应。且虚拟字线302b与邻近的功能性字线302a’之间的耦合效应会造 成记忆区中虚拟字线302b所邻近的功能性字线302a’与其他功能性字线302a之间的效能 差异。因此记忆区中的记忆胞的效能并不均勻。由此可见，上述现有的记忆体阵列以及记忆体装置在结构与使用上，显然仍存在 有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思 来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的 结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结 构的记忆体阵列以及记忆体装置，实属当前重要研发课题之一，亦成为当前业界极需改进 的目标。
发明内容
本发明的目的在于，克服现有的记忆体阵列以及记忆体装置存在的缺陷，而提供 一种新型结构的记忆体阵列以及记忆体装置，所要解决的技术问题是使其降低虚拟字线与 字线之间的耦合效应，非常适于实用。本发明的另一目的在于，提供一种新型结构的记忆体阵列以及记忆体装置，所要 解决的技术问题是使其解决程式化操作与读取操作时的漏电流问题，从而更加适于实用。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出 的一种记忆体阵列，其包括多个字线；一虚拟字线，位于该记忆体阵列的一边缘；以及多 个遮蔽插塞，邻近该虚拟字线且位于该虚拟字线与该些字线之间。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆体阵列，其更包括分别位于该些字线之间以及位于该虚拟字线与该些 字线之间的多个导电区，其中所述的虚拟字线仅在其与该些字线之间的一侧配置有该导电区。前述的记忆体阵列，其中所述的导电区包括多个漏极区与多个源极区，且该些漏 极区与该些源极区在该记忆体阵列中的该些字线之间交替配置。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的 一种记忆体装置，其包括多个记忆胞；多个字线，连结至该些记忆胞；一虚拟字线，直接相 邻于该些字线；一边缘区，位于该虚拟字线与该些字线之间；以及多个遮蔽插塞，配置于该 边缘区中。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆体装置，其更包括多个导电区分别配置于该些字线之间以及配置于该 虚拟字线与该些字线之间，其中所述的虚拟字线仅在其与该些字线之间的一侧配置有该导 电区。前述的记忆体装置，其中所述的导电区包括多个漏极区与多个源极区，且该些漏 极区与该些源极区在该记忆体装置中的该些字线之间交替配置。前述的记忆体装置，位于该虚拟字线与该些字线之间的该导电区为该些漏极区的 其中之一。本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提 出的一种记忆体装置，其包括多个记忆胞；多个导线，连结至该些记忆胞；一半孤立导线， 位于该些记忆胞边缘且与该些导线平行；以及多个遮蔽插塞，位于该些导线与该半孤立导 线之间，其中该些遮蔽插塞沿着该半孤立导线分布。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆体装置，其更包括分别位于该些导线之间以及位于该半孤立导线与该 些导线之间的多个导电区，其中所述的半孤立导线仅在其与该些导线之间的一侧配置有该 导电区。前述的记忆体装置，其中所述的导电区包括多个漏极区与多个源极区，且该些漏 极区与该些源极区在该记忆体装置中的该些导线之间交替配置。前述的记忆体装置，位于该半孤立导线与该导线之间的该导电区为该些漏极区的 其中之一。本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发 明的主要技术内容如下为达到上述目的，本发明提供了一种记忆体装置，其位于一基底上。该记忆体装置 包括多个字线、至少一虚拟字线、多个自行对准源极区，多个漏极区以及至少一遮蔽插塞。 字线与虚拟字线配置于基底上，字线相互平行。此外，虚拟字线位于字线的周围且虚拟字线 与字线平行。自行对准源极区与漏极区位于基底上，且交替配置于字线之间。值得注意的 是，虚拟字线的紧邻周围并未配置任何自行对准源极区。仅虚拟字线的一侧配置有一漏极 区。再者，遮蔽插塞配直接相邻于虚拟字线，并且介于虚拟字线与字线之间。另外，遮蔽插 塞电性连接至基底中的漏极区，并且介于虚拟字线与字线之间。另外，为达到上述目的，本发明还提供了一种记忆体装置，该记忆体装置包括多个 记忆胞、多个字线、一虚拟字线以及多个遮蔽插塞。字线连接至记忆胞，虚拟字线相邻于多 个字线。遮蔽插塞配置于虚拟字线与字线之间。
借由上述技术方案，本发明记忆体阵列以及记忆体装置至少具有下列优点及有益效果本发明中，由于拉大虚拟字线/虚拟栅极结构与最邻近的字线/堆叠栅极之间的空间，且遮蔽插塞可以作为一金属遮蔽以隔绝最邻近的字线，防止其与虚拟字线之间产生耦合效应，因此可降低虚拟字线/虚拟栅极结构与最邻近字线/堆叠栅极之间的耦合效应。因此记忆体装置中记忆胞的擦除阈值电压分布曲线则可更加集中，而不会受到虚拟字线的影响。再者，因为无共用的源极区/自行对准源极区紧邻虚拟字线，所以可解决在读取操作以及程序化操作中所产生的漏电流问题。综上所述，本发明是有关于一种记忆体阵列以及记忆体装置。该记忆体装置，包括一基底、多个字线、多个导电区以及至少一遮蔽插塞。基底上配置字线，且配置至少一虚拟字线邻近该些字线。导电区则位于基底中且分别介于该些字线之间。遮蔽插塞位于基底上并且邻近虚拟字线，并介于虚拟字线与该些字线之间，并且在虚拟字线周围并未配置任何自行对准源极区。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1是依照本发明一实施例的一种记忆体装置的俯视示意图。图2是图1沿剖面线I-I的剖面图。图3是现有习知一种记忆体装置的俯视示意图。10 记忆体装置100 基底102a:导线102b 半孤立导线104 浮置栅106 控制栅108:隧穿介电层110:内栅极介电层112:导电区114 漏极区116:源极区118:内层介电层120 遮蔽插塞122 接触窗插塞302a、302a，功能性字线302b 虚拟字线316:自行对准源极区
具体实施例方式为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆体阵列以及记忆体装置其具体实施方式
、结构、特征及其功效，详细说明如后。图1是依照本发明一实施例的一种记忆体装置的俯视示意图。图2是图1沿剖面线I-I的剖面图。请参阅图1与图2所示，其提供一记忆体装置10。在记忆体装置10中，配置多个记忆胞成一阵列。记忆胞例如是用于储存多位元资料的多位准记忆胞(multi-level cell,MLC)。而记忆体装置10主要包括一基底100。该基底100例如是具有一第一导电型的一硅基底。另外，基底100也可以是包含具有第一导电型浅阱区的一基底。再者，多个导 线102a配置于基底100上，且导线102a相互平行。导线102a例如是字线。值得注意的是 在导线102a旁配置有一半孤立导线102b。又，半孤立导线102b则配置于导线102a所组 成的导线群的周围部分。换句话说，半孤立导线102b是直接相邻于导线102a的最外一条 导线，只有靠近导线的一边与导线对称。而半孤立导线102b例如是虚拟字线。
另外，每一导线102a包括一资料储存单元。上述资料储存单元例如是一浮置栅或 是一电荷捕捉介电层。在一实施例中，请参阅图2所示，每一导线102a例如是具有一浮置栅 104与位于浮置栅104上方的一控制栅106的一堆叠栅极结构。另外，半孤立导线102b可 与导线102a同时形成。因此半孤立导线102b/虚拟栅极结构例如是具有与导线102a相同 的堆叠栅极结构。又，浮置栅104是以一隧穿介电层108与基底100色缘，并且以一内栅极 介电层110与控制栅106绝缘。隧穿介电层108的例如是以高温氧化制造工艺(即制程， 以下均称为制造工艺)所制造的氧化硅。续之，内栅极介电层UO例如是一个氧化/氮化/ 氧化复合层或是例如以低压化学气相沉积法(low pressure chemical vapor deposition, LPCVD)所形成的一个氧化硅层。再者，浮置栅104与控制栅106例如是藉由化学气相沉积 法形成的未掺杂多晶硅层以及掺杂离子进入未掺杂多晶硅层所形成的多晶硅层。另一方 面，浮置栅104与控制栅106也可以是以临场掺杂(in-situ dopping)与化学气相沉积法 所制造而成。请参阅图2所示，多个导电区112配置于基底中且分别位于导线102a之间以及位 于半孤立导线102b与导线102a之间。值得注意的是，导电区112例如是包括多个漏极区 114与多个源极区116的扩散区(diffusion region)。再者，漏极区114与源极区116贝Ij 是交替的配置在导线102a之间。另外，仅半孤立导线102b的一侧，也就是基底100中介于 半孤立导线102与导线102a之间的一侧配置有一导电区112，此导电区112例如是漏极区 114。此外，导电区112例如是以掺杂法所形成。更具体而言，源极区116例如是自行对准 源极区。又，导电区112具有一第二导电型。而第一导电型与第二导电型不同。值得注意 的是，没有任何自行对准源极区116直接配置于半孤立导线102b的周围。请参阅图2所示，一内层介电层118形成并且覆盖导线102a、半孤立导线102b以 及基底100。内层介电层118例如是以化学气相沉积法所形成的硼磷硅玻璃层或是磷硅玻 璃层。之后，例如在内层介电层118上进行回蚀刻法或是化学机械研磨制造工艺以平坦化 内层介电层118。又，至少一遮蔽插塞120配置于基底100上，并且穿透内层介电层118。值 得注意的是，遮蔽插塞120与半孤立导线102b直接相邻并且位于半孤立导线102b与导线 102a之间。另外，遮蔽插塞120电性连接至介于半孤立导线102b与导线102a之间的导电 区114。此外，遮蔽插塞120的材质例如是导电材质如金属钨。再者，多个接触窗插塞122 配置于内层导电层118中，并且分别电性连接界于导线102a之间的漏极区114。例如，遮蔽 插塞120可以与接触窗插塞122于同一制造步骤中，形成于内层介电层118中。在本发明中，由于半孤立导线102b/虚拟栅极结构与最邻近的导线102a之间隔着 一遮蔽插塞120，因此半孤立导线102b与最邻近的导线102a之间的空间拉大。另外，遮蔽 插塞120可以是一金属遮蔽物以隔绝最邻近的导线102a，防止其与半孤立导线102b产生电 压耦合。因此，导线的操作环境彼此相近，而导线的效能也趋于均勻，记忆胞的擦除阈值电 压(erase threshold voltage)分布曲线则更加集中。
再者，因为半孤立导线102b的紧邻周围并未配置任何源极区，例如自行对准源极 区，因此可以防止由自行对准源极区来的电流经由半孤立导线102b产生漏电流。因此，在 记忆体装置的读取操作与程式化操作时产生的漏电流问题将可获得解决。所以可提升记忆 体装置的程式化能力。又，由于终止记忆体装置中记忆胞的漏电流，且擦除起始电压分布曲 线更加集中，因此可以增大读取判断范围(read judgment window)。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽 然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人 员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰 为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对 以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内
权利要求
一种记忆体阵列，其特征在于其包括多个字线；一虚拟字线，位于该记忆体阵列的一边缘；以及多个遮蔽插塞，邻近该虚拟字线且位于该虚拟字线与该些字线之间。
2.根据权利要求1所述的记忆体阵列，其特征在于其更包括分别位于该些字线之间以 及位于该虚拟字线与该些字线之间的多个导电区，其中所述的虚拟字线仅在其与该些字线 之间的一侧配置有该导电区。
3.根据权利要求2所述的记忆体阵列，其特征在于其中所述的导电区包括多个漏极区 与多个源极区，且该些漏极区与该些源极区在该记忆体阵列中的该些字线之间交替配置。
4.一种记忆体装置，其特征在于其包括 多个记忆胞；多个字线，连结至该些记忆胞； 一虚拟字线，直接相邻于该些字线； 一边缘区，位于该虚拟字线与该些字线之间；以及 多个遮蔽插塞，配置于该边缘区中。
5.根据权利要求4所述的记忆体装置，其特征在于其更包括多个导电区分别配置于该 些字线之间以及配置于该虚拟字线与该些字线之间，其中所述的虚拟字线仅在其与该些字 线之间的一侧配置有该导电区。
6.根据权利要求5所述的记忆体装置，其特征在于其中所述的导电区包括多个漏极区 与多个源极区，且该些漏极区与该些源极区在该记忆体装置中的该些字线之间交替配置。
7.根据权利要求6所述的记忆体装置，其特征在于位于该虚拟字线与该些字线之间的 该导电区为该些漏极区的其中之一。
8.—种记忆体装置，其特征在于其包括 多个记忆胞；多个导线，连结至该些记忆胞；一半孤立导线，位于该些记忆胞边缘且与该些导线平行；以及 多个遮蔽插塞，位于该些导线与该半孤立导线之间，其中该些遮蔽插塞沿着该半孤立 导线分布。
9.根据权利要求8所述的记忆体装置，其特征在于其更包括分别位于该些导线之间以 及位于该半孤立导线与该些导线之间的多个导电区，其中所述的半孤立导线仅在其与该些 导线之间的一侧配置有该导电区。
10.根据权利要求9所述的记忆体装置，其特征在于其中所述的导电区包括多个漏极 区与多个源极区，且该些漏极区与该些源极区在该记忆体装置中的该些导线之间交替配 置。
11.根据权利要求10所述的记忆体装置，其特征在于位于该半孤立导线与该导线之间 的该导电区为该些漏极区的其中之一。
全文摘要
本发明是有关于一种记忆体阵列以及记忆体装置。该记忆体装置，包括一基底、多个字线、多个导电区以及至少一遮蔽插塞。基底上配置字线，且配置至少一虚拟字线邻近该些字线。导电区则位于基底中且分别介于该些字线之间。遮蔽插塞位于基底上并且邻近虚拟字线，并介于虚拟字线与该些字线之间，并且在虚拟字线周围并未配置任何自行对准源极区。
文档编号G11C8/14GK101800073SQ200910137300
公开日2010年8月11日 申请日期2009年5月5日 优先权日2009年2月6日
发明者吕文彬, 易成名, 罗俊元 申请人:旺宏电子股份有限公司