专利名称：记忆元件和与非门快闪记忆体的选取记忆热载子注射方法
技术领域：
本发明涉及一种快闪记忆体技术，特别是涉及一种在与非门组态中合适作为低电压程序化及擦除操作的操作技巧。
背景技术：
快闪记忆体是非挥发集成电路记忆体技术的一类。传统的快闪记忆体使用浮动栅极记忆胞。随着记忆装置的密度提升，浮动栅极记忆胞之间逾加靠近，储存在相邻浮动栅极中的电荷交互影响即造成问题，因此形成限制，使得采用浮动栅极的快闪记忆体密度无法提升。另一种快闪记忆体所使用的记忆胞称为电荷捕捉记忆胞，其采用电荷捕捉层取代浮动栅极。电荷捕捉记忆胞是利用电荷捕捉材料，不会如浮动栅极造成个别记忆胞之间的相互影响，并且可以应用于高密度的快闪记忆体。典型的电荷储存记忆胞包含一场效晶体管(FET)结构，其中包含由通道所分隔的源极与漏极，以及借由一电荷储存结构而与通道分离的栅极，其中该电荷储存结构包含穿隧介电层、电荷储存层(浮动栅极或介电层)、与阻障介电层。较早的传统设计如SONOS装置，其中源极、漏极与通道形成于硅基材(S)上，穿隧介电层则由氧化硅(0)形成，电荷储存层由氮化硅形成(N)，阻障介电层由氧化硅(0)形成，而栅极则为多晶硅(S)。快闪记忆体装置通常可以使用与非门(NAND)或是或非门(NOR)架构来实施，但也可以是其他的架构，包括与门(AND)架构。此与非门(NAND)架构特别因为其在资料储存应用方面的高密度及高速的优点而受到青睐。而或非门(NOR)架构则是适合于例如是程序法储存等其他应用上，因为随机存取是重要的功能需求。在一与非门(NAND)架构中，程序化过程通常是依赖富勒-诺得汉(FN)穿隧，且需要高电压，通常是在20伏特数量级，且需要高电压晶体管来处理。此额外的高电压晶体管及搭配使用于逻辑和其他资料流的晶体管在同一集成电路中，会造成工艺的复杂性增加。如此则会增加此装置的制造成本。由此可见，上述现有的快闪记忆体装置在产品结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆元件和与非门快闪记忆体的选取记忆热载子注射方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的快闪记忆体装置存在的缺陷，而提供一种新的记忆元件和与非门快闪记忆体的选取记忆热载子注射方法，所要解决的技术问题是使其在与非门(NAND)架构中利用低电压即可实现程序化操作，非常适于实用。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆元件，包含多个记忆胞串联于一半导体主体中，多条字元线，该多条字元线中的字元线与对应的该多个记忆胞中的记忆胞耦接；以及控制电路与该多条位元线耦接，以下列步骤对一所选取字元线对应的该多个记忆胞中的一选取记忆胞进行程序化在一程序化区间时施加一通过电压至该所选取字元线的一第一侧的字元线；借由电容性耦合将一第一半导体主体区域自我压升至一自我压升电压；在该程序化区间时施加一程序化电压至该所选取字元线；在该程序化区间时偏压于该所选取字元线的一第二侧的一第二半导体主体区域至一参考电压；以及施加一切换电压至一与该所选取字元线相邻的字元线，该切换电压在该程序化区间时具有一第一阶段及一第二阶段，以在该第一阶段将与该所选取字元线对应的该选取记忆胞与该参考电压隔离，且在该第二阶段将该选取记忆胞与该参考电压耦接。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆元件，其中与该所选取字元线对应的该选取记忆胞在该第二阶段时被偏压至该切换电压以进行通道热载子程序化。前述的记忆元件，其中所述的切换电压在该第二阶段时是小于该程序化电压。前述的记忆元件，其中所述的多个记忆胞安排成一与非门串列。前述的记忆元件，还包括一第一切换开关位于一位元线与该多个记忆胞的一第一侧之间，及一第二切换开关位于一参考线与该多个记忆胞的一第二侧之间，且其中该控制电路在该程序化区间开启该第一切换开关及关闭该第二切换开关。前述的记忆元件，还包括第二多个记忆胞与该多条字元线耦接，且其中该控制电路施加一电压至一与该第二多个记忆胞对应的一第二位元线以将与该所选取字元线的该第二侧对应的该第二多个记忆胞中的一半导体主体区域隔离，且施加一通过电压于该所选取字元线的该第二侧对应的字元线以自我压升该第二多个记忆胞所在的一半导体主体区域至一电压以抑制与该所选取字元线耦接的该第二多个记忆胞中的一记忆胞产生热载子。前述的记忆元件，还包含额外的记忆胞与该多个记忆胞串联于该半导体主体区域中及一条额外的字元线，且该额外的记忆胞放置在介于该多个记忆胞与该第二切换开关之间，且当该控制电路于该程序化区间施加一通过电压于该额外的字元线，因此该所选取字元线的该第一侧的该半导体主体区域的电容值提高。前述的记忆元件，其中所述的控制电路在该切换电压的一部分的该第一阶段开启该第二切换开关，且在该切换电压的的至少一部分该第二阶段关闭该第二切换开关。前述的记忆元件，还包括一第一切换开关位于一位元线与该多个记忆胞的一第一侧之间，及一第二切换开关于一参考线与该多个记忆胞的一第二侧之间，且其中该控制电路在该程序化区间关闭该第一切换开关及开启该第二切换开关。前述的记忆元件，还包括第二多个记忆胞与该多条字元线及一第二位元线耦接， 且其中该控制电路在该程序化区间偏压该第二位元线使得在该所选取字元线的该第一侧的该第二多个记忆胞中的一第一半导体主体区域，及在该所选取字元线的该第二侧的该第二多个记忆胞中的一第二半导体主体区域被偏压至一参考电压以抑制热载子的产生。前述的记忆元件，还包含额外的记忆胞与该多个记忆胞串联于该半导体主体区域中及一条额外的字元线，且该额外的记忆胞放置在介于该多个记忆胞与该第一切换开关之间，且当该控制电路于该程序化区间施加一通过电压于该额外的字元线，因此该所选取字元线的该第一侧的该半导体主体区域的电容值提高。
前述的记忆元件，其中所述的控制电路在该程序化区间时施加一切换电压至多条
字元线。前述的记忆元件，其中所述的多条字元线包括第一组字元线靠近该多个记忆胞的一端，且第二组字元线靠近该多个记忆胞的另一端，且该控制电路决定该选取字元线是在该第一组或第二组，且分配该选取字元线的该第一端为包含该第一组或第二组。前述的记忆元件，其中串联于一半导体主体中的该多个记忆胞是介于第一与第二切换晶体管之间，且该多条字元线包括一第一串列选择线及一第二串列选择线分别与该第一及第二切换晶体管耦接。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆元件，包含一与非门串列包括多个记忆胞串联于一半导体主体中；多条字元线， 该多条字元线中的字元线与对应的该多个记忆胞中的记忆胞耦接；以及控制电路与该多条位元线耦接，以下列步骤对一所选取字元线对应的该多个记忆胞中的一选取记忆胞进行程序化阻挡介于该与非门串列的该选取记忆胞的一第一侧的一第一半导体主体区域与该与非门串列的该选取记忆胞的一第二侧的一第二半导体主体区域之间的载子流动；借由电容性耦合将该第一半导体主体区域自我压升至一自我压升电压；将该第二半导体主体区域偏压至一参考电压；施加大于一热载子注射能障的一程序化电位至该选取记忆胞；以及致能载子自该第二半导体主体区域流动至该选取记忆胞以导致热载子的产生。本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种与非门快闪记忆体的选取记忆热载子注射方法，其包括以下步骤阻挡介于该与非门串列的该选取记忆胞的一第一侧的一第一半导体主体区域与该与非门串列的该选取记忆胞的一第二侧的一第二半导体主体区域之间的载子流动；借由电容性耦合将该第一半导体主体区域自我压升至一自我压升电压；将该第二半导体主体区域偏压至一参考电压； 施加大于一热载子注射能障的一程序化电位至该选取记忆胞；以及致能载子自该第二半导体主体区域流动至该选取记忆胞以导致热载子的产生。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的与非门快闪记忆体的选取记忆热载子注射方法，包括施加两阶段切换电压至该与非门串列中的相邻该选取记忆胞的一记忆胞，包括一第一阶段关闭该记忆胞以实施该阻挡，及一第二阶段开启该记忆胞以实施该致能。前述的与非门快闪记忆体的选取记忆热载子注射方法，其中所述的与非门阵列中的该与非门串列包括一第一切换开关于该与非门串列的一第一侧与一位元线或是一参考线之间，及一第二切换开关于该多个记忆胞的一第二侧与该参考线或是位元线之间，且其中该自我压升包括关闭一包括该选取记忆胞的与非门串列中的该第一切换开关以将该第一半导体主体区域隔离且施加一通过电压于与该选取记忆胞的与非门串列中的该第一侧耦接的字元线，而开启该第二切换开关且经由该第二切换开关施加一参考电压至该第二半导体主体区域。前述的与非门快闪记忆体的选取记忆热载子注射方法，包括关闭未选取与非门串列中的该第一及第二切换开关。前述的与非门快闪记忆体的选取记忆热载子注射方法，包括开启未选取与非门串列中的该第一及第二切换开关。
前述的与非门快闪记忆体的选取记忆热载子注射方法，其中所述的阵列的该与非门串列包括一第一组的M个记忆胞及一第二组的N个记忆胞，且假如该选取记忆胞是在该第一组的M个记忆胞中，则偏压该与非门串列使得该第一半导体主体区域包括至少该第二组的N个记忆胞，且假如该选取记忆胞是在该第二组的N个记忆胞中，则偏压该与非门串列使得该第一半导体主体区域包括至少该第一组的M个记忆胞。本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下此处所描述的记忆元件，包含多个记忆胞串联安排于一半导体主体中，例如可以被应用于与非门阵列的与非门串列中，具有多条字元线与对应的记忆胞耦接。控制电路与该多条位元线及半导体主体耦接，以适合借由热载子注射对一所选取记忆胞进行程序化， 这些热载子是使用提升通道电位以建立加热电场跨过此选取记忆胞的通道而产生。使用此工艺的热载子可以借由控制电路于一程序化区间时施加一通过电压至该所选取字元线的一第一侧的字元线，以借由电容性耦合将一第一半导体主体区域自我压升至一自我压升电压，且其会于该程序化区间时施加一程序化电压至该所选取字元线，且于该程序化区间时偏压于该所选取字元线的一第二侧的一第二半导体主体区域至一参考电压阶级而达成。一切换电压施加至一与该所选取字元线邻接的字元线，该切换电压于该程序化区间时具有一第一阶段及一第二阶段，以在该第一阶段借由关闭对应的记忆胞将第一及第二半导体主体区域隔离并分别建立该自我压升电压阶级和参考电压阶级，且在该第二阶段借由开启对应的记忆胞将该被选取记忆胞与该参考电压阶级耦接且导致热载子注射。此所选取字元线在此程序化区间借由一程序化电压足以克服热载子注射能障高度来偏压。然而，此程序化电压可以远低于典型富勒-诺德汉(FN)程序化所需。与该多个记忆胞对应的其他字元线接收一个较程序化电压为低的通过电压以抑制其他记忆胞的干扰。在程序化区间的第二阶段的切换电压也是类似地低于程序化电压以抑制切换记忆胞的干扰。对一与非门串列组态实施例而言，一第一切换开关(接地选择切换开关或是底位元线选择切换开关)位于一位元线与该多个记忆胞的一第一侧之间，及一第二切换开关 (串列选择切换开关或是顶位元线选择切换开关)于一参考线与该多个记忆胞的一第二侧之间。在此实施例中，控制电路操作于该程序化区间开启该第一切换开关借由隔离该半导体主体与该选取字元线的第一侧以致能自我压升通道电位。控制电路操作于该程序化区间开启该第二切换开关借而连接该半导体主体与该选取字元线的第二侧所对应的位元线或是施加参考电压的参考电压线。第二多个记忆胞与相同的该多条字元线耦接，例如在一未选取位元线之上的一平行与非门串列，该控制电路借由关闭该第二多个记忆胞的第一及第二切换开关而且施加一通过电压至该选取记忆胞两侧的记忆胞，以进行"自我压升源极"安排。在此安排中，该选取字元线两侧的半导体主体区域被自我压升至类似的电压阶级以防止未选取串列中的热载子注射。替代地，该控制电路可以使用"漏极接地"安排，借由开启该第二多个记忆胞的第一及第二切换开关而以偏压该选取记忆胞两侧的半导体主体区域至一参考电压阶级以防止未选取串列中的热载子注射。此控制电路可以操作来将第一半导体主体区域的电容最大化，此第一半导体主体区域可以借由许多技术被提升至一自我压升电压阶级。根据一种技术，多个记忆胞可以延伸还包含一个或多个额外的记忆胞沿着一条或多条额外的字元线，且放置在介于该多个记忆胞与该第一切换开关之间。在此技术中，控制电路施加一通过电压于该额外的字元线以扩充此第一半导体主体区域大小，因此提供了该第一半导体主体区域的电容值。根据另一种技术，控制电路将该多条字元线安排成包括第一组字元线靠近该多个记忆胞的一端，且第二组字元线靠近该多个记忆胞的另一端。当程序化一选取记忆胞时，该控制电路决定该选取字元线是在该第一组或第二组之一的成员，且分配该选取字元线的该第一端会被自我压升至此自我压升电压阶级，其为包含该第一组或第二组的另一组的那端。在此情况下，至少在该第一组或第二组其中之一的所有字元线可以用来建立第一半导体主体区域的大小。 如此，此串列中所有的记忆胞用来建立自我压升电压阶级的第一半导体主体区域会大于用来建立参考电压阶级的第二半导体主体区域。本发明也提供一种与非门快闪记忆体的选取记忆热载子注射方法，包含阻挡介于该与非门串列的该选取记忆胞的一第一侧的一第一半导体主体区域与该与非门串列的该选取记忆胞的一第二侧的一第二半导体主体区域之间的载子流动；借由电容性耦合将该第一半导体主体区域自我压升至一自我压升电压；将该第二半导体主体区域偏压至一参考电压阶级；施加大于一热载子注射能障阶级的一程序化电位至该选取记忆胞；以及致能载子自该第二半导体主体区域流动至该选取记忆胞以导致热载子的产生。借由上述技术方案，本发明记忆元件和与非门快闪记忆体的选取记忆热载子注射方法至少具有下列优点及有益效果本发明可以因为低操作电压而抑工艺程序化干扰。根据使用提升节点电位达成的热载子注射的新的程序化可以使用较低操作电压。由于较低操作电压的结果，此集成电路中的驱动电路可以仅使用一种金氧半场效晶体管工艺来施作，而不需要额外的高电压金氧半场效晶体管工艺。本发明以因为比传统的通道热电子注射操作相较，此位元线电压并不需要克服热电子注射能障高度。因此，位元线电压可以是VCC或是其他较传统的通道热电子注射(CHE) 程序化电压更低的电压。此外，位元线不会于通道热电子注射时消耗直流电流。所以，此种新的程序化方法应可以达成低功率消耗。此外，此程序化方法的字元线电压也是低于传统的与非门快闪记忆体FN程序化操作所需。因此并不需要非常高电压的驱动装置。此外，通过此与非门快闪记忆体中穿隧氧化层的垂直电场也小于FN注射所需。因为低电场需求的结果，可以提升装置的可靠性。进一步而言，本发明可以因为较传统FN程序化操作所需的低程序化和Vpass电压导致减少字元线间的介电电压，且因此减少因为介于字元线之间的距离缩小所产生的字元线间的介电崩溃问题。综上所述，本发明是有关于一种记忆元件和与非门快闪记忆体的选取记忆热载子注射方法，可以较传统FN程序化操作所需的低程序化和Vpass电压导致减少字元线间的介电电压，且因此减少因为介于字元线之间的距离缩小所产生的字元线间的介电崩溃问题。 本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图IA和图IB是显示一现有习知技术与非门(NAND)架构快闪记忆体的剖面图。图2A和图2B是显示根据本发明实施例的一程序化区间进行漏极自我压升、热载子程序化的两阶段选取与非门(NAND)串列的两个阶段剖面图。图3是显示一选取位元线在图2A和图2B中的两个阶段程序化区间的电压波形的时序图。图4是显示一与非门串列未选取位元线于程序化区间的电压波形的时序图，此未选取位元线是与所选取与非门串列分享字元线。图5A和图5B是显示一未选取与非门串列的程序化的两个阶段的偏压剖面示意图，其是在一与非门串列与所选取与非门串列分享字元线在图4显示的偏压以提升-节点热载子程序化的情况下。图6是显示使用此处所描述的程序化偏压操作的一共同源极型态与非门记忆阵列的示意图。图7是显示根据一替代实施例使用此处所描述的程序化偏压操作的一共同源极型态与非门记忆阵列的示意图。图8是显示使用此处所描述的程序化偏压操作的一虚拟接地与非门阵列的示意图。图9是显示根据一替代实施使用此处所描述的程序化偏压操作的一虚拟接地与非门阵列的示意图。图10是显示根据一替代实施使用此处所描述的程序化偏压操作的一虚拟接地与非门阵列的示意图，其包括超过一个切换记忆胞。图11是显示一选取位元线在进行提升-节点热载子程序化两个阶段程序化区间的第一阶段偏压的简要剖面示意图，其中目标记忆胞是靠近与非门串列的一尾端。图12是显示一选取位元线在进行提升-节点热载子程序化两个阶段程序化区间的第一阶段偏压的简要剖面示意图，其中与非门串列是借由假字元线延伸。图13是显示具有假字元线邻接与非门串列的共同源极端的一与非门阵列的简化布局不意图。图14是显示具有假字元线邻接与非门串列的串列选择线端的一与非门阵列的简化布局示意图。图15是显示没有假字元线的一与非门阵列的简化布局示意图，其中显示一第一组与第二组字元线逻辑安排的简化布局示意图，使得一选取记忆胞的虚拟漏极端总是大于虚拟源极端。图16是显示具有假字元线邻接与非门串列两端的一与非门阵列的简化布局示意图。图17是显示程序化区间使用以诱发此处所描述的提升节点热载子注射的一替代时序安排示意图。图18是显示程序化区间使用以诱发此处所描述的提升节点热载子注射的另一替代时序安排示意图。图19是显示集成电路的简化示意图，其使用此处所描述的自我压升虚拟漏极、热载子注射程序化的与非门快闪记忆体。7、8:栅介电层9:电荷捕捉结构10:半导体主体11、19:接点12-18:节点21:接地选择线GSL22-27 字元线28 串列选择线SSL30、105:共同源极线CS31 位元线32 未选取位元线40、100、157、180、300、320 目标记忆胞41、113、155、156、181、304、324 切换记忆胞42、43:切换开关50、51 隔离区域52 空乏区域54 热载子62:自我压升区域101、102、103、104、201_207 与非门串列111 接地选择晶体管112 串列选择晶体管301、302、321、322 切换晶体管 401、402 假字元线500-503 源/漏极串列810 集成电路812 与非门快闪记忆体阵列814 字元线(列)解码器及驱动器816 字元线818 位元线解码器820 位元线822、拟6 汇流排824 感测放大器/资料输入结构 830 其他电路834 (热载子注射程序化及FN擦除)控制器836 偏压调整供应电压828 资料输入线832 资料输出线
具体实施例方式为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆元件和与非门快闪记忆体的选取记忆热载子注射方法其具体实施方式
、结构、方法、步骤、特征及其功效，详细说明如后。有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式
的说明，当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。图IA和图IB是显示一现有习知技术与非门(NAND)架构快闪记忆体的剖面图，其中显示多个介电电荷捕捉快闪记忆胞串联安排以形成与非门串列及偏压供FN穿隧程序化之用。图IA显示一与非门串列的偏压，其包括一选取位元线上的目标记忆胞，而图IB显示一与非门串列上未被选取位元线的偏压。使用能隙工程SONOS电荷捕捉技术以实施与非门快闪记忆体的一技术可参阅Lue的美国专利第73K474号，其在此引为参考资料。与非门串列可以使用许多不同的组态实施，包括鳍形场效晶体管技术、浅沟渠隔离技术、垂直与非门技术等等。某些垂直与非门结构的范例，请参阅Kim等人标题为〃 Non-volatile memory device, method of operating same andmethod of fabricating the same“白勺欧专禾1J 第 EP 2048709 号。请参阅图IA所示，此记忆胞示形成于一半导体主体10之上。对于η通道记忆胞而言，半导体主体10可以是一隔离的ρ井，其位于一半导体晶片的深η井区内。替代地，此半导体主体10可以由介电层或是其他材料隔离。某些实施例中也可以使用ρ通道记忆胞， 其中半导体主体的掺杂材料是η型。多个快闪记忆胞可以安排成沿着一个与字元线方向正交的位元线方向排列的串列。字元线22-27沿伸通过一些平行的与非门串列。节点12-18是由半导体主体中的η型区域(对η通道装置而言)，且作为记忆胞的源/漏极区域。一个由金属氧化物半晶体管形成的第一切换开关具有一栅极于接地选择线GSL 21中，其连接于具有第一字元线22的对应记忆胞与由半导体主体10中的η型区域形成的一接点11之间。此接点11与共同源极线CS30连接。一个由金属氧化物半晶体管形成的第二切换开关具有一栅极于串列选择线 SSL 28中，其连接于具有最后字元线27的对应记忆胞与由半导体主体10中的η型区域形成的一接点19之间。此接点19与位元线BL 31连接。在此例示实施例中的第一及第二切换开关是金属氧化物半晶体管，此范例中具有二氧化硅的栅介电层。在此例示中，为了简化起见此串列中具有六个记忆胞。在典型的组态中，一个与非门串列可以包含16、32或更多个记忆胞串联安排。这些记忆胞所对应的字元线22-27具有电荷捕捉结构9于字元线与半导体主体10中通道区域之间。此记忆胞中的电荷捕捉结构 9可以是介电电荷捕捉结构、浮动栅极电荷捕捉结构、或是其他合适作为使用此处所描述技术来程序化的快闪记忆体结构。此外，与非门快闪结构的实施例中已经开发出没有接面的形态，其中节点13-17，且选择性地包括节点12和18可以自此结构中省略。图IA是显示一现有习知技术与非门(NAND)架构快闪记忆体的剖面图，其是诱发 FN穿隧以对与字元线M对应的记忆胞进行程序化的偏压示意图。根据此处所显示的偏压， 接地选择线GSL偏压至大约为OV而共同源极线接地，使得与接地选择线GSL 21对应的第一切换开关是关闭的，且串列选择线SSL偏压至约VCC而所选取位元线也是接地，使得与串列选择线SSL观对应的第二切换开关是开启的。在这些条件下，与与非门串列相关的区域33中的半导体主体是预充电至约0V。此选取字元线M被偏压至一高电压程序化阶级 V-PGM，在某些实施例中可以高达20伏特的数量级。未选取字元线22、23、2527被偏压至一通过电压V-PASS，其是比V-PGM还小于一个可以抑制此串列中未选取细胞的程序化的电压。其结果是，电子穿隧进入所选取记忆胞的电荷捕捉结构中。图IB是显示一现有习知技术与非门(NAND)架构快闪记忆体的剖面图，其是对分享图IA中字元线22-27的与非门串列未选取位元线的偏压示意图。由图中可以发现，所有字元线的接地选择线GSL与串列选择线SSL皆与图IA所示的偏压相同。类似地，共同源极线30也是接地。然而，未选取的位元线偏压至约为VCC的阶级。如此会将第二切换开关关闭，其与串列选择线SSL对应，且将区域35中的半导体主体与未选取的位元线BL 32解除耦接。其结果是，区域35中的半导体主体会由施加至字元线22-27电压所产生的电容耦合自我压升，其可以防止足以干扰未选取与非门串列的记忆胞中电荷捕捉结构的电场形成。根据电容性自我压升的所谓的递增步进脉冲程序化(ISSP)操作是业界所熟知的。图2A和图2B是显示根据本发明实施例的一程序化区间进行漏极自我压升、热载子程序化的两阶段选取与非门(NAND)串列的两个阶段剖面图，其是显示记忆胞串联安排以形成与非门串列进行此处所描述的漏极自我压升、热载子程序化的示意图。对于η通道记忆胞而言，热载子包括电子。对于P通道记忆胞而言，可以使用类似的技术以诱发热载子注射，其中热载子包括电洞。此处所描述的程序化范例是以η通道记忆胞为实施例说明，但是称为“自我压升节点热载子注射”也可以替代地以P通道记忆胞作为实施例。在图2Α中显示第一阶段，其中共同源极线30是接地，且所选取位元线31也耦接至大约为0V。接地选择线GSL 21偏压至大约为OV使得第一切换开关42是关闭的，将半导体主体自共同源极线CS 30解除耦接。串列选择线SSL偏压至约VCC而开启第二切换开关 43，将半导体主体与所选取的位元线31耦接。与目标记忆胞40对应的字元线接收程序化脉冲V-PGM。位于位元线31端的目标记忆胞40邻近的字元线接收一两阶段切换电压V-SW，其在第一阶段的程序化区间时是在低电压，使得切换记忆胞41的通道关闭，且作为半导体主体中的隔离区域50和51。在此程序化区间时的偏压条件下，半导体主体10中的区域50由电容性耦合被自我压升至虚拟漏极电压Vd而响应介于接收V-PGM的目标字元线与第一切换开关42之间的字元线上的通过电压V-PASS(漏极端)。半导体主体10中的区域51由耦接偏压至大约为OV的位元线31与基板而被预充电至虚拟源极电压Vs。此电压V-PASS (源极端)被耦接至介于切换记忆胞41与第二切换开关43之间的字元线上。V-PASS (源极端) 可以是与V-PASS (漏极端)相同的电压，或是不同的电压，可视一特定应用或程序化条件所需决定。在区域50的自我压升电压阶级及在区域51的参考电压阶级在此第一阶段的程序化区间是由于此切换记忆胞底下的空乏区域52所隔离。在此范例中，此处所示的所有范例与非门串列，第一及第二切换开关(42，43)是利用与此串列中记忆胞串联的场效晶体管实施。在图2A中所示的范例中，此场效晶体管的栅介电层是单层结构，且通常包括氧化硅或是氮掺杂的氧化硅。在其他的实施例中，此场效晶体管的栅介电层是单层结构，且通常包括氧化硅或是氮掺杂的氧化硅。此串列中切换开关(例如42，43)的场效晶体管，可以使用多层栅介电层，包括与此串列中所有用的电荷捕捉结构相同的栅介电层。此方案可以简化记忆胞的制作工艺。在如此的实施例中，第一及第二切换开关可以被特性化为“记忆胞”。有需要的话，作为切换开关的场效晶体管的通道长度可以较记忆胞的通道长度更长。在图2B中显示程序化区间的第二阶段，其中改变切换电压V-SW以开启邻近目标记忆胞40的切换记忆胞41。在转换时介于Vd和Vs之间的差值足以在目标记忆胞的通道中诱发热载子M。对应于目标记忆胞的字元线上的电压V-PGM足以为热载子克服能障高度，且导致诱发热载子注射程序化。一程序化操作可以包括图2A和图2B中所描述的一系列程序化区间，具有交错的程序化验证步骤，以有效率地达成目标临界值。在实施例中也可以使用此技术以进行多阶程序化来在每一记忆胞中储存超过一位元。图3是显示一选取位元线在图2A和图2B中的两个阶段程序化区间的电压波形的时序图。在位元线设置区间，串列选择线SSL偏压增加至一约为VCC的阶级。在此设置区间中，虚拟漏极区域50的电压阶级Vd及虚拟源极区域51的电压阶级Vs皆保持在约为 0V。在一程序化区间中，电压V-PGM如同之前所描述的被脉冲至一足以为热载子克服注射能障高度的阶级。此外，在此程序化区间的第一阶段中，其可以称为VDS设置阶段，通过电压V-PASS被脉冲至比V-PGM还小的一个可以抑制此串列中未选取记忆胞程序化的电压。 在某些实施例中，此电压V-PASS可以在虚拟源极端比在虚拟漏极端更低。在此程序化区间的第一阶段中，电压V-SW保持在一低电压以关闭记忆胞41。在此范例中，虚拟漏极区域50 借由电容性耦合自我压升使得虚拟漏极电压Vd提升超过Vcc阶级，而虚拟源极电压Vs仍保持在约为0V。在一段足够的时间区间以允许为目标记忆胞将源极电压VDS提升到达可以诱发热载子注射的阶级后，开始进行此程序化区间的第二阶段，其可以称为程序化阶段。 在此程序化区间的第二阶段中，电压V-SW被脉冲至一切换电压，在此实施例中具有不高于 V-PASS。在由阴影区域90所代表的区间的至少一第一阶段时，漏极/源极电压VDS被维持在足以诱发热载子，热载子注射会发生以程序化目标记忆胞。在V-PASS和V-PGM在此程序化区间的程序化阶段末期下降之后，此串列选择线SSL偏压可以维持在VCC的阶级一段时间，此时半导体主体可以通过位元线放电。图4是显示一与非门串列未选取位元线于程序化区间的电压波形的时序图，此未选取位元线是与所选取与非门串列分享字元线。在此与非门串列中的未选取位元线，半导体主体的电压阶级在位元线设置区间中自我压升至第一阶级，且由字元线电压在程序化区间的第一和第二阶段自我压升，使得虚拟漏极和虚拟源极的电压在当程序化区间的第二阶段开始时相等或几乎相等。其结果是，热载子不会在与非门串列的未选取位元线上产生，此记忆胞不会被干扰。图5A和图5B是显示一未选取与非门串列的程序化的两个阶段的偏压剖面示意图，其是在一与非门串列与所选取与非门串列分享字元线在图4显示的偏压以提升-节点热载子程序化的情况下。在图5A中，显示第一阶段，其中共同源极线30是接地，且未选取的位元线32偏压至约为VCC的阶级，而不是如选取的位元线偏压至约为0V。接地选择线 GSL 21被耦接至约为OV以关闭第一切换开关42u，将半导体主体自共同源极线CS 30解除耦接。串列选择线SSL观耦接至约为VCC，其不会开启第二切换开关43u，因此将半导体主体自未选取的位元线32解除耦接。与未选取的目标记忆胞40u所对应的字元线接收程序化脉冲V-PGM。与未选取的目标记忆胞40u位元线端邻接的字元线接收一切换电压V-SW， 其在程序化区间的第一阶段中保持在一低电压，使得切换记忆胞41u作为隔离半导体主体中的区域50和60。在此程序化区间的第一阶段时的偏压条件下，半导体主体10中的区域 50由电容性耦合被自我压升至虚拟漏极电压Vd而响应介于接收V-PGM的目标字元线与第一切换开关42u之间的字元线上的通过电压V-PASS(漏极端)。未选取位元线的半导体主体10中的区域60也由电容性耦合被自我压升且达到一接近虚拟漏极电压Vd的虚拟源极电压Vs而响应通过电压V-PASS (源极端)。区域50中的自我压升电压阶级与区域60中的参考电压阶级是相近的，但是仍由此切换记忆胞41u之下的空乏区域61隔离。在图5B中，显示此程序化区间的第二阶段，其中改变切换电压V-SW以开启切换记忆胞41u，将区域50和60耦接在一起以形成自我压升区域62。在转换时介于Vd和Vs 之间的差值为零，或是一个太低的阶级无法在对应此目标字元线的记忆胞通道中诱发热载子。对应于未选取目标记忆胞40u的字元线上的电压V-PGM也不足以在区域63中诱发FN 穿隧，且如此使得未选取位元线的未选取线记忆胞40不会被干扰。代表性的程序化及擦除操作的偏压阶级显示于下表中。
权利要求
1.一种记忆元件，其特征在于包含多个记忆胞串联于一半导体主体中，多条字元线，该多条字元线中的字元线与对应的该多个记忆胞中的记忆胞耦接；以及控制电路与该多条位元线耦接，以下列步骤对一所选取字元线对应的该多个记忆胞中的一选取记忆胞进行程序化在一程序化区间时施加一通过电压至该所选取字元线的一第一侧的字元线；借由电容性耦合将一第一半导体主体区域自我压升至一自我压升电压；在该程序化区间时施加一程序化电压至该所选取字元线；在该程序化区间时偏压于该所选取字元线的一第二侧的一第二半导体主体区域至一参考电压；以及施加一切换电压至一与该所选取字元线相邻的字元线，该切换电压在该程序化区间时具有一第一阶段及一第二阶段，以在该第一阶段将与该所选取字元线对应的该选取记忆胞与该参考电压隔离，且在该第二阶段将该选取记忆胞与该参考电压耦接。
2.根据权利要求1所述的记忆元件，其特征在于其中与该所选取字元线对应的该选取记忆胞在该第二阶段时被偏压至该切换电压以进行通道热载子程序化。
3.根据权利要求1所述的记忆元件，其特征在于其中所述的切换电压在该第二阶段时是小于该程序化电压。
4.根据权利要求1所述的记忆元件，其特征在于其中所述的多个记忆胞安排成一与非门串列。
5.根据权利要求1所述的记忆元件，其特征在于还包括一第一切换开关位于一位元线与该多个记忆胞的一第一侧之间，及一第二切换开关位于一参考线与该多个记忆胞的一第二侧之间，且其中该控制电路在该程序化区间开启该第一切换开关及关闭该第二切换开关。
6.根据权利要求5所述的记忆元件，其特征在于还包括第二多个记忆胞与该多条字元线耦接，且其中该控制电路施加一电压至一与该第二多个记忆胞对应的一第二位元线以将与该所选取字元线的该第二侧对应的该第二多个记忆胞中的一半导体主体区域隔离，且施加一通过电压于该所选取字元线的该第二侧对应的字元线以自我压升该第二多个记忆胞所在的一半导体主体区域至一电压以抑制与该所选取字元线耦接的该第二多个记忆胞中的一记忆胞产生热载子。
7.根据权利要求5所述的记忆元件，其特征在于还包含额外的记忆胞与该多个记忆胞串联于该半导体主体区域中及一条额外的字元线，且该额外的记忆胞放置在介于该多个记忆胞与该第二切换开关之间，且当该控制电路于该程序化区间施加一通过电压于该额外的字元线，因此该所选取字元线的该第一侧的该半导体主体区域的电容值提高。
8.根据权利要求5所述的记忆元件，其特征在于其中所述的控制电路在该切换电压的一部分的该第一阶段开启该第二切换开关，且在该切换电压的一部分的该第二阶段关闭该第二切换开关。
9.根据权利要求1所述的记忆元件，其特征在于还包括一第一切换开关位于一位元线与该多个记忆胞的一第一侧之间，及一第二切换开关于一参考线与该多个记忆胞的一第二侧之间，且其中该控制电路在该程序化区间关闭该第一切换开关及开启该第二切换开关。
10.根据权利要求9所述的记忆元件，其特征在于还包括第二多个记忆胞与该多条字元线及一第二位元线耦接，且其中该控制电路在该程序化区间偏压该第二位元线使得在该所选取字元线的该第一侧的该第二多个记忆胞中的一第一半导体主体区域，及在该所选取字元线的该第二侧的该第二多个记忆胞中的一第二半导体主体区域被偏压至一参考电压以抑制热载子的产生。
11.根据权利要求9所述的记忆元件，其特征在于还包含额外的记忆胞与该多个记忆胞串联于该半导体主体区域中及一条额外的字元线，且该额外的记忆胞放置在介于该多个记忆胞与该第一切换开关之间，且当该控制电路于该程序化区间施加一通过电压于该额外的字元线，因此该所选取字元线的该第一侧的该半导体主体区域的电容值提高。
12.根据权利要求1所述的记忆元件，其特征在于其中所述的控制电路在该程序化区间时施加一切换电压至多条字元线。
13.根据权利要求1所述的记忆元件，其特征在于其中所述的多条字元线包括第一组字元线靠近该多个记忆胞的一端，且第二组字元线靠近该多个记忆胞的另一端，且该控制电路决定该选取字元线是在该第一组或第二组，且分配该选取字元线的该第一端为包含该第一组或第二组。
14.根据权利要求1所述的记忆元件，其特征在于其中串联于一半导体主体中的该多个记忆胞是介于第一与第二切换晶体管之间，且该多条字元线包括一第一串列选择线及一第二串列选择线分别与该第一及第二切换晶体管耦接。
15.一种记忆元件，其特征在于包含一与非门串列包括多个记忆胞串联于一半导体主体中；多条字元线，该多条字元线中的字元线与对应的该多个记忆胞中的记忆胞耦接；以及控制电路与该多条位元线耦接，以下列步骤对一所选取字元线对应的该多个记忆胞中的一选取记忆胞进行程序化阻挡介于该与非门串列的该选取记忆胞的一第一侧的一第一半导体主体区域与该与非门串列的该选取记忆胞的一第二侧的一第二半导体主体区域之间的载子流动； 借由电容性耦合将该第一半导体主体区域自我压升至一自我压升电压； 将该第二半导体主体区域偏压至一参考电压； 施加大于一热载子注射能障的一程序化电位至该选取记忆胞；以及致能载子自该第二半导体主体区域流动至该选取记忆胞以导致热载子的产生。
16.一种与非门快闪记忆体的选取记忆热载子注射方法，其特征在于其包括以下步骤阻挡介于该与非门串列的该选取记忆胞的一第一侧的一第一半导体主体区域与该与非门串列的该选取记忆胞的一第二侧的一第二半导体主体区域之间的载子流动； 借由电容性耦合将该第一半导体主体区域自我压升至一自我压升电压； 将该第二半导体主体区域偏压至一参考电压； 施加大于一热载子注射能障的一程序化电位至该选取记忆胞；以及致能载子自该第二半导体主体区域流动至该选取记忆胞以导致热载子的产生。
17.根据权利要求16所述的与非门快闪记忆体的选取记忆热载子注射方法，其特征在于包括施加两阶段切换电压至该与非门串列中的相邻该选取记忆胞的一记忆胞，包括一第一阶段关闭该记忆胞以实施该阻挡，及一第二阶段开启该记忆胞以实施该致能。
18.根据权利要求16所述的与非门快闪记忆体的选取记忆热载子注射方法，其特征在于其中所述的与非门阵列中的该与非门串列包括一第一切换开关于该与非门串列的一第一侧与一位元线或是一参考线之间，及一第二切换开关于该多个记忆胞的一第二侧与该参考线或是位元线之间，且其中该自我压升包括关闭一包括该选取记忆胞的与非门串列中的该第一切换开关以将该第一半导体主体区域隔离且施加一通过电压于与该选取记忆胞的与非门串列中的该第一侧耦接的字元线， 而开启该第二切换开关且经由该第二切换开关施加一参考电压至该第二半导体主体区域。
19.根据权利要求18所述的与非门快闪记忆体的选取记忆热载子注射方法，其特征在于包括关闭未选取与非门串列中的该第一及第二切换开关。
20.根据权利要求18所述的诱发一与非门阵列的与非门串列中的一选取记忆胞热载子注射的方法，其特征在于包括开启未选取与非门串列中的该第一及第二切换开关。
21.根据权利要求16所述的与非门快闪记忆体的选取记忆热载子注射方法，其特征在于其中所述的阵列的该与非门串列包括一第一组的M个记忆胞及一第二组的N个记忆胞， 且假如该选取记忆胞是在该第一组的M个记忆胞中，则偏压该与非门串列使得该第一半导体主体区域包括至少该第二组的N个记忆胞，且假如该选取记忆胞是在该第二组的N个记忆胞中，则偏压该与非门串列使得该第一半导体主体区域包括至少该第一组的M个记忆胞。
全文摘要
本发明是有关于一种记忆元件和与非门快闪记忆体的选取记忆热载子注射方法。本发明所描述的记忆元件，包含多个记忆胞串联安排于一半导体主体中，例如与非门串列中，具有多条字元线。一所选取记忆胞借由热载子注射进行程序化，这些热载子是使用提升通道电位以建立加热电场跨过此选取记忆胞的通道而产生。提升通道热载子注射可以借由阻挡与非门串列中所选取记忆胞的第一侧至第二侧的电流而达成，以借由电容性耦合将一第一半导体主体区域自我压升至一自我压升电压，且偏压第二半导体主体区域至一参考电压阶级，施加大于通道热载子注射能障阶级的一程序化电位置选取记忆胞以致能载子自第二半导体主体区域留置索取记忆胞以导致热载子注射的产生。
文档编号G11C16/10GK102347076SQ20101024489
公开日2012年2月8日 申请日期2010年7月27日 优先权日2010年7月27日
发明者蔡文哲, 黄竣祥 申请人:旺宏电子股份有限公司