专利名称：内存装置与静态随机存取内存装置的制作方法
技术领域：
本发明是有关于一种存储单元(memory cell)，特别是有关于一种存储单元的偏压技术。
背景技术：
静态随机存取内存(static random access memories ;SRAM)被普遍地用在记体电路中。嵌入式静态随机存取内存在高速传输应用、影像处理应用和系统芯片(system on chip ；S0C)应用中特别受到欢迎。静态随机存取内存单元(SRAM cells)具有不需更新 (refresh)即可维持数据的优点。图1是绘示具有六晶体管和单端口的静态随机存取内存单元电路10的示意图。典型地，静态随机存取内存单元包含两个通闸(pass-gate)晶体管 (标示为PG)。透过此两晶体管，一个位的数据可被写入至静态随机存取内存单元或从静态随机存取内存单元被读取出来。基本的单元体(cell)lO包含两个互耦反向器，这两个反向器包含两个上拉晶体管(标示为PU)和两个下拉晶体管(标示为PD)，以形成数据储存栓锁器。通闸晶体管(PG)是耦接于差动位线(标示为BL和BLB)间，以从静态随机存取内存单元栓锁读取位数据和/或写入位数据至静态随机存取内存单元栓锁中。通间晶体管的栅极被字符线WL所控制。静态随机存取内存单元的另一型态被称为双端口静态随机存取内存单元，其包含四个通闸晶体管。在深次微米技术中，装置不匹配与下降的字符线电压位准影响了静态随机存取内存单元的写入能力。意即，程序晶体管(program transistor) (PG)的Von(Vgs-Vth)下降， 而降低静态随机存取内存单元写入能力。为此，在写入操作期间，负脉冲(BL/BLB)被提供至位线，以改善晶体管PG的Von。图2是绘示用以提供负脉冲至位线的已知方法的电路示意图。此方法是依靠电容性耦合透过一反向器来下拉BL电压至一负值。如图2所示，正脉冲被提供至反向器12，此反向器12是透过电容14来耦接至BL (标示为NBL以呈现负位线电压)。晶体管16是在写入操作后，根据信号RESET来重置位线至接地电压。耦接至图2的位线的电压受限于反向器12的供应电压VDD (存储单元供应电压)。如此，如果反向器12的供应电压VDD降低，负电压脉冲的强度也会降低。此关系绘示于图3中。在较低的VDD位准时，需要较高的而非较低的负电压脉冲来改善写入能力。再者，如图3所示，在较高VDD条件下的较高强度负电压会干扰未被选择的存储单元的数据值。因此，需要一种针对静态随机存取内存单元的写入操作的改良偏压方法。
发明内容
本发明的一方面是在提供一种内存装置与静态随机存取内存装置，以改善其写入能力和/或读取能力。根据本发明的一实施例，此内存装置包含多个存储单元所构成的存储单元阵列， 此内存装置包含位线偏压电路，用以在写入操作期间，偏压位线，此位线偏压电路是用以运作来提供负偏压至位线，负偏压的强度是与被提供至存储单元供应电压节点的存储单元供应电压的位准成反比。根据本发明的另一实施例，此静态随机存取内存装置包含存储单元阵列和位线偏压电路。存储单元阵列包含多个静态随机存取存储单元，其中每一静态随机存取存储单元具有至少一通闸(pass gate)，此通闸耦接至位线。位线偏压电路是用以于写入操作期间， 运作来提供负偏压至位线，负偏压的强度是与被提供至存储单元供应电压节点的存储单元供应电压的位准成反比。位线偏压电路包含电容、第一开关电路和第二开关电路。第一开关电路是用以于第一阶段期间，操作来将电容充电。第二开关电路是用以于第二阶段期间， 操作来将电容耦接至位线，其中第二阶段是接续于第一阶段。根据本发明的又一实施例，此静态随机存取内存装置包含存储单元阵列和偏压电路。存储单元阵列包含多个静态随机存取存储单元，其中每一静态随机存取存储单元被耦接于存储单元供应电压节点与第二供应电压节点间。偏压电路是用以于读取操作期间，提供存储单元供应电压至存储单元供应电压节点。偏压电路包含电容、第一开关电路和第二开关电路。第一开关电路是用以于第一阶段期间，操作来将电容充电。第二开关电路是用以于第二阶段期间，操作来将被充电的电容耦接至存储单元供应电压节点。其中，第二阶段是接续于第一阶段。本发明的内存装置与静态随机存取内存装置，可以改善其写入能力和/或读取能力。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，上文特举一较佳实施例，并配合所附附图，作详细说明如下图1是绘示已知技术的静态随机存取存储单元(SRAM cells)；图2是绘示已知技术的偏压电路，其是在写入操作中提供负位线电压；图3是绘示图2的已知偏压电路所提供的负位线电压与VDD电源供应电压间的关系；图4与图4A-4B是绘示根据本发明一实施例的负位线电压偏压电路；图5是绘示图4的偏压电路的操作与图2的已知偏压电路的操作的比较；图6A是绘示图4的偏压电路与图2的已知偏压电路的模拟结果；图6B是绘示用以提供图6A的原始数据(raw data)的图表；图7是绘示图5的偏压电路在一范围的电源供应电压下经过一段时间的操作；图8是绘示图2的偏压电路在一范围的电源供应电压下经过一段时间的操作；图9是绘示根据本发明的另一实施例的负位线电压偏压电路；图10是绘示图9的偏压电路的模拟结果；图11是绘示图9的偏压电路在一范围的电源供应电压下经过一段时间的操作；图12是绘示用以提供存储单元电源供应电压的偏压电路于读取操作期间的实施例；图13是绘示图12的偏压电路的模拟结果；图14是绘示图12的偏压电路在一范围的电源供应电压下经过一段时间的操作。
主要组件符号说明10:内存单元电路 1214:电容16100 偏压电路A、B、C:节点CVDD 存储单元供应电压BL 差动位线NBL:负位线电压PG:通闸晶体管RESET 信号Vc:电容电压V10 电压
12 反向器 16 晶体管
A1、A2 节点 C1 电容
BLB 差动位线 PD 下拉晶体管 PU 上拉晶体管 Sl S4 开关 VDD 供应电压 WL 字符线
具体实施例方式下述示范性实施例的叙述须配合附上的附图来阅读，这些附图应作为整体叙述的一部份。关于附着、耦接这类词语，例如耦接、连接和内连接，是指各结构彼此直接地互相连接沟通或透过中间结构来间接地互相连接沟通，除非文中有特别地描述或限定。在此提出用来产生负耦合电压给静态随机存取内存单元的位线的新电路架构。静态随机存取内存单元的范例是绘示于图1中。本领域的已知技艺者可认知到，在此所提供的静态随机存取内存单元为以行列来设置的静态随机存取内存单元阵列的一部份，且被多条字符线和位线中相应的字符线和位线对偏压。重要的是，相对于电压VDD，耦接电压具有逆向的趋势。意即，当电压VDD下降时，负位线电压的强度会增加(即它会变得更负)，而当电压VDD增加时，负位线电压的强度会减少(即它会变得比较不负)。在一实施例中，负位线电压是利用切换式电容架构来产生。电容被Vm电压源充电，其可为供应至芯片输出入(IO)接垫的定电压，且通常大于核心的供应电压VDD。例如， 在45纳米(nm)和28纳米世代中，电压Viq可等于1. 8伏特，而电压VDD可等于0. 9伏特。 接着，电容被连接到位线，且一耦合电压被产生，此耦合电压等于芯片定电压Vn^PVDD的差值。此负耦合电压与电压VDD间具有逆关系。如此，较低的电压VDD位准提供具有较大强渡的负耦合电压，其将于低VDD位准时，提供优良的写入能力，而不干扰同列存储单元中的其它存储单元。相较于上述的已知方法，此偏压架构亦节省了面积，因为电容的尺寸可被减少。再者，此偏压架构也可以下述方式来实施，以改善读取能力。请参照图4，其是绘示偏压电路100的实施例，其是将一负电压耦合至静态随机存取内存单元的位线，此静态随机存取内存单元位于具有多个静态随机存取内存单元行列的静态随机存取内存单元阵列中。绘示的实施例包含电容(标示为C1KVDD电源供应器和第二电源供应器(Vm电压源)。偏压电路100包含四个开关Si、S2、S3和S4，其是如下述，连接至节点A、B和C。电容C1的一导体是耦接至节点A。节点A可选择性地透过开关Sl来耦接至Viq电压源以及透过开关S3来耦接至VDD。电容的另一导体是选择性地透过开关S2 和S4来分别耦接至节点B或节点C。值得注意的是，如图2所示的反向器是不需要的。
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在第一阶段中，开关Sl和S2被触发(即开启/合起)，以将电容C1连接到Vra电压源。开关S3和S4为开路(即关闭)。第一阶段的状态是表示于图4A中。在第一阶段期间，电容C1的电容电压Vc被充电至电压Vra的值。在第二阶段期间，开关Sl和S2被开路， 而开关S3和S4被开启。第二阶段的状态是表示于图4B中，节点C的偏压电压将会从0瞬间变成0+VDD-Vc (即位线一开始是被重置晶体管接地)，其是等于VDD-Vm。V10可被设定为芯片的正供应电压。例如，Vra可被设定为1.8伏特，而VDD的目标为0.9伏特。所以，预期的位线电压为-0. 9伏特。假定芯片电压Vm为定值，但VDD可变化，负耦合电压VBL与电路供应电压VDD间将具有如图5所示的逆关系。例如，如果VDD为0. 7伏特而不是0. 9伏特， 则VBL变成-1. 2伏特，且如果VDD为0. 5伏特而不是0. 9伏特，则VBL变成-1. 4伏特。如上所述，此逆关系确保在较低电路供应电压的情况下，有足够的负位线电压。再者，在较高VDD的情况下，提供了较低而不是较高强度的负位线电压，其可避免干扰未被选择的存储单元的数据值。图6A和图6B是绘示图4所示的偏压电路的模拟结果，其中Viq被设定为1. 8伏特。更具体的是，图6A是绘示已知偏压电路(图2)以及切换式电容偏压电路(图4)的位线偏压对VDD的关系，而图6B是绘示图6A所绘示的数据点的图表。从图6A的图片以及图 6B的数据可看出，当用以偏压静态随机存取内存单元的字符线的VDD的强度减少时，图4的偏压电路所提供的负偏压的强度会增加，然而已知技术(图幻的偏压电路所提供的负偏压的强度却会减少。再者，相较于图2的已知电路，绘示于图4中的偏压电路提供了电路尺寸的缩减。 例如，在图2的电路中，当VDD为0. 4伏特时，-0. 25伏特的位线偏压所需的电容为M飞法拉第(femto Farad ;fF)，然而图4的偏压电路所需的电容却只有7. 6fF。此两方法的比较
如下表所示
权利要求
1.一种内存装置，其特征在于，包含多个存储单元所构成的一存储单元阵列，该内存装置包含一位线偏压电路，用以在一写入操作期间，偏压一位线，该位线偏压电路是用以运作来提供一负偏压至该位线，该负偏压的强度是与被提供至一存储单元供应电压节点的一存储单元供应电压的位准成反比。
2.根据权利要求1所述的内存装置，其特征在于，该位线偏压电路包含一电容；一第一开关电路，用以于一第一阶段期间，将该电容耦接至一正电源供应电压来充电该电容，其中该第一开关电路包含一第一开关组件和一第二开关组件，该第一开关组件是用以根据该正电源供应电压，来将该电容的一第一导体耦接至该正电源供应电压，而该第二开关组件是用以将该电容的一第二导体耦接至一接地节点；以及一第二开关电路，用以于一第二阶段期间，将该电容耦接于该存储单元供应电压节点与该位线间，以提供该负偏压至该位线，其中该第二阶段是接续于该第一阶段，其中该第二开关电路包含一第三开关组件和一第四开关组件，该第三开关组件系用以将该电容的该第一导体耦接至该存储单元供应电压节点，而该第四开关组件是用以将该第二导体耦接至该位线。
3.根据权利要求1所述的内存装置，其特征在于，该些存储单元为静态随机存取存储单元。
4.根据权利要求1所述的内存装置，其特征在于，该位线偏压电路包含一电容；一第一开关电路，用以于一第一阶段期间，将该电容耦接于一正电源供应电压节点与该存储单元供应电压节点间，以充电该电容，其中该正电源供应电压节点被施加有一正电源供应电压；以及一第二开关电路，用以于一第二阶段期间，将该电容耦接于该位线，以提供该负偏压至该位线，其中该第二阶段是接续于该第一阶段。
5.根据权利要求4所述的内存装置，其特征在于，该第一开关电路包含一第一开关组件和一第二开关组件，该第二开关电路包含一第三开关组件和一第四开关组件，该第一开关组件是用以根据该正电源供应电压来将该电容的一第一导体耦接至该正电源供应电压节点，该第二开关组件是用以将该电容的一第二导体耦接至该存储单元供应电压节点，该第三开关组件是用以将该电容的该第一导体耦接至一接地节点，该第四开关组件是用以该第二导体耦接至该位线。
6.一种静态随机存取内存装置，其特征在于，包含一存储单元阵列，包含多个静态随机存取存储单元，其中每一该些静态随机存取存储单元具有至少一通闸，该通闸耦接至一位线；以及一位线偏压电路，用以在一写入操作期间，运作来提供一负偏压至该位线，该负偏压的强度是与被提供至一存储单元供应电压节点的一存储单元供应电压的位准成反比，该位线偏压电路包含一电容、一第一开关电路和一第二开关电路，该第一开关电路是用以于一第一阶段期间，操作来将该电容充电，该第二开关电路是用以于一第二阶段期间，操作来将该电容耦接至该位线，其中该第二阶段是接续于该第一阶段。
7.根据权利要求6所述的静态随机存取内存装置，其特征在于该第一开关电路是用以于该第一阶段期间，将该电容耦接至一正电源供应电压来充电该电容；该第二开关电路是用以于该第二阶段期间，将该电容耦接于该存储单元供应电压节点与该位线间；以及该正电源供应电压大于该存储单元供应电压。
8.根据权利要求7所述的静态随机存取内存装置，其特征在于，该第一开关电路包含一第一开关组件和一第二开关组件，该第二开关电路包含一第三开关组件和一第四开关组件，该第一开关组件是用以根据该正电源供应电压来将该电容的一第一导体耦接至一正电源供应电压节点，该第二开关组件是用以将该电容的一第二导体耦接至一接地节点，该第三开关组件是用以将该电容的该第一导体耦接至该存储单元供应电压节点，而该第四开关组件是用以将该第二导体耦接至该位线。
9.根据权利要求6所述的静态随机存取内存装置，其特征在于该第一开关电路，于该第一阶段期间，将该电容耦接于一正电源供应电压节点与该存储单元供应电压节点间，以充电该电容，其中该正电源供应电压节点被施加有一正电源供应电压，该第一开关电路包含一第一开关组件和一第二开关组件，该第一开关组件是用以将该电容的一第一导体耦接至该正电源供应电压节点，而该第二开关组件是用以将该电容的一第二导体耦接至该存储单元供应电压节点；一第二开关电路，于该第二阶段期间，将该电容耦接至该位线；以及该正电源供应电压大于该存储单元供应电压。
10.一种静态随机存取内存装置，其特征在于，包含一存储单元阵列，包含多个静态随机存取存储单元，其中每一该些静态随机存取存储单元被耦接于一存储单元供应电压节点与一第二供应电压节点间；以及一偏压电路，用以于一读取操作期间，提供一存储单元供应电压至该存储单元供应电压节点，该偏压电路包含一电容、一第一开关电路和一第二开关电路，该第一开关电路是用以于一第一阶段期间，操作来将该电容充电，该第二开关电路是用以于一第二阶段期间， 操作来将被充电的该电容耦接至该存储单元供应电压节点，该第二阶段是接续于该第一阶段，其中该第一开关电路是用来将该电容耦接至一第一电源供应器，以充电该电容，而该第二开关电路是用以将该电容串接于一第二电源供应器与该存储单元供应电压节点间。
全文摘要
本发明揭露一种内存装置与静态随机存取内存(static random access memories；SRAM)装置。此内存装置包含位线偏压线路，用以在写入操作期间，偏压位线。位线偏压电路是操作来提供负偏压至位线。负偏压的强度与被提供至存储单元供应电压节点的存储单元供应电压的位准成反比。
文档编号G11C11/414GK102237129SQ20101053204
公开日2011年11月9日 申请日期2010年10月27日 优先权日2010年4月29日
发明者刘逸群, 周绍禹, 杨琇惠, 詹伟闵 申请人:台湾积体电路制造股份有限公司