专利名称：相联存储器及其存储单元的制作方法
技术领域：
本发明涉及一种相联存储器(association memory)，其能够把“无关”(don′t care)状态设置给它的每个存储单元，以及用于该相联存储器中的存储单元。
背景技术：
相联存储器是一种半导体器件，其中一个搜索关键字被输入，并且相应的存储项被搜索，从而发出其地址。有两种已知的相联存储器，一种是双态(binary)相联存储器，另一种是三态(ternary)相联存储器。双态相联存储器没有对每个存储字的无关功能(don′t care function)。双态相联存储器搜索完全与该搜索字完全匹配的存储字，然后输出其地址。三态相联存储器能够把存储字的奇偶位指定到无关状态，从而存储字的被指定部分被认为匹配任何搜索字。
图13为在常规双态相联存储器中的存储单元的电路图。下面将描述当在双态相联存储器中进行搜索时，该存储单元的操作。在节点N1/N2中，存储高电平(在下文中称为“H”)/低电平(在下文中称为“L”)或L/H。当搜索时，字线被设置为WL＝L，并且把搜索数据给予位线blz/blx。在给出位线blz/blx＝H/L并且节点N1/N2＝H/L，或者给出位线blz/blx＝L/H以及节点N1/N2＝L/H的状态中(“匹配”状态)，电流不从匹配线ML流到参考电势vss(地)，从而匹配线ML的当前电势不改变。在给出位线blz/blx＝L/H并且节点N1/N2＝H/L或者位线blz/blx＝H/L并且节点N1/N2＝L/H的状态中(“不匹配”状态)，电流从匹配线ML流到参考电势vss(地)，从而匹配线ML的当前电势变低。存储单元还连接到匹配线ML，其数目对应于记录字的数目。当所有字的存储单元匹配时，匹配线ML的电势不改变。即使仅仅一个存储单元不匹配，匹配线ML的电势下降。通过判断该电势而搜索该存储字和搜索字之间的一致性。
图14为在常规三态相联存储器中的存储单元的电路图。通常，三态相联存储器能够用最少的命令数来搜索所需的地址，它的市场需求更大。下面将描述当在三态相联存储器中进行搜索时的存储单元的操作。存储单元包括存储0、1和无关状态这三个状态的两个寄存器，以及读/写晶体管M01至M06和M61及M64。用于比较的存储数据被存储在一个晶体管M01和M04中，并且表示是否处于无关状态的无关数据被存储在另一个晶体管M61和M64中。当在无关状态时，节点为N3/N4＝L/H，并且当不处于无关状态时，该节点为N3/N4＝H/L。当在无关状态中，晶体管M15被设置为截止，从而无论搜索数据是什么都处于匹配状态。当不处于无关状态时，晶体管M15被设置为导通，从而采用于双态相联存储器相同的操作。相应地，由于晶体管M61至M64、读/写晶体管M65和M66以及晶体管M15的存在，使得存储单元具有尺寸比双态相联存储器更大的缺点。由于需要2位数据存储在存储器中，因此与双态相联存储器相比需要为读/写准备两倍数目的位线blz和blx，或者需要两倍的时间来读/写。另外，三态相联存储器与双态相联存储器相比需要两倍的总存储容量，结果导致发生故障的可能性较高的缺点，从而造成较低的成品率。
因此与具有相同存储容量的双态相联存储器相比，三态相联存储器的缺点是由于存储单元的面积增加或成品率降低而导致成本增加，增加读/写时间或者增加总线数目。
发明内容
本发明的目的是在三态相联存储器中，减小存储器尺寸、提高成品率、减小对存储单元的读/写时间、和/或减小位线的数目。
根据本发明的一个方面，提供一种三态相联存储器的存储单元，其中包括一个寄存器、一个传输电路和一个匹配电路。当一个存储单元不处于无关状态时，该寄存器存储该存储数据，并且存储当本存储单元处于无关状态时表示相邻的存储单元是否处于无关状态的无关数据。当从一个相邻存储单元发送的无关数据以及存储在其自身的存储单元中的无关数据表示无关状态时，该传输电路把表示其它相邻存储单元处于无关状态的无关数据发送到其它相邻存储单元。当存储在寄存器中的存储数据和来自外部的搜索数据相匹配时，该匹配电路输出表示匹配状态的匹配数据。
该寄存器存储任何存储数据和无关数据，这样不需要提供两个寄储器来存储该存储数据和无关数据。由于在存储单元中只需要一个提供一个寄存器，因此所需的存储器的总存储容量变小，这降低故障的可能性，从而成品率增加。另外，可以使包含于其中的存储单元和相联存储器最小化。另外，由于存储单元仅仅需要一个存储器，因此可以同时对一个寄存器执行读/写。换句话说，减小对存储单元读/写时间，并且减小位线的数目。
图1A和1B为示出根据本发明第一实施例的三态相联存储器的结构例子的方框图；图2为示出最外侧存储单元的结构例子的电路图；图3为示出在存储单元组中的存储单元的结构例子的电路图；图4为示出存储单元组的结构和每个存储单元的存储内容的示意图；图5为示出根据本发明第二实施例的存储单元的结构例子的电路图；图6为示出根据本发明第三实施例的存储单元的结构例子的电路图；图7为示出根据本发明第四实施例的存储单元的结构例子的电路图；图8为示出根据本发明第五实施例的存储单元的结构例子的电路图；图9为根据本发明第六实施例的存储单元组的结构例子；图10为示出根据本发明第七实施例的存储单元组以及每个存储单元的存储内容的示意图；图11为示出在图10的存储单元组中的奇数存储单元的结构例子的电路图；图12为示出在图10的存储单元组中的偶数存储单元的结构例子的电路图；图13为在常规双态相联存储器中的存储单元的电路图；图14为在常规三态相联存储器中的存储单元的电路图。
具体实施例方式
(第一实施例)图1A示出根据本发明第一实施例的三态相联存储器的结构例子。多个存储单元被设置在存储单元核心102中的二维矩阵内多条字线WL和多条位线blz和blx的交叉点处。图1B示出连接到作为存储单元核心102的一部分的一条字线WL的多个存储单元X0至X3。存储单元X0至X3例如是静态随机存取存储器(SRAM)。
读/写控制器105输入来自外部的命令111，以控制对存储单元核心102的读/写。当读/写控制器105输入读取命令111时，一个读取地址被输出到字解码器101。字解码器101解码该读取地址并且选择一条字线WL。存储单元核心102把对应于所选择字线WL的在存储单元X0至X3中的存储数据输出到位线blz和blx。该位线blz和blx是相互反相的二值数据。根据该位线blz和blx，位线读出放大器106把一个读出的存储数据113输出到外部。
当读/写控制器105输入写入命令111时，一个写入地址被输出到字解码器101。字解码器101对该写入地址解码并且选择一条字线WL。该位线写入放大器107把从外部输入的写入数据113输出到位线blz和blx。该位线blz和blx是相互反相的二维数据。在存储单元核心102中，位线blz和blx的写入字被根据所选择的字线WL写入在存储单元X0至X3中。
搜索控制器109输入来自外部的搜索命令114。在搜索中，可以把无关状态指定给搜索字的一个部分。换句话说，指定该无关状态的状态单元被认为是匹配的，并且仅仅对没有指定无关状态的存储单元判断该搜索数据和存储数据是否相互一致。可以使用命令114来选择用于无关状态的模式。例如，来自左端或右端的预定数目的存储单元可以被指定为无关。
搜索字控制器108根据由搜索字112和命令114的无关模式把搜索字和无关模式指定给位线blz和blx。具体来说，当不处于无关状态时，搜索字控制器108把互不相同的二值搜索数据输出到位线blz和blx，并且当处于无关状态时，把“L”输出到这两个位线blz和blx。
匹配线读出放大器103通过匹配线ML连接到存储单元核心102，并且把该匹配线ML上拉。在存储单元核心102中，搜索字匹配存储数据的存储单元组的匹配线ML获得H电平，并且搜索字不匹配存储数据的存储单元组的匹配线ML获得L电平。地址编码器104根据处于H状态的匹配线ML而编码，并且把存储搜索字的地址115输出到外部。
三态相联存储器通过如上文所述的外部命令114指定一个无关模式。除此之外，三态相联存储器允许每个存储单元进行存储，无论该存储单元是否处于无关状态。也就是说，每个存储单元包括0、1和无关状态这三个状态。指定为无关的存储单元被认为是匹配，而不影响搜索结果。
如图1B中所示，字线WL被连接到构成存储单元组的存储单元X0和存储单元X1至X3。位线blz和blx连接到各个存储单元X0至X3。匹配线ML连接到存储单元X1至X3。存储单元X0至X3通过端子toz和tiz与传输线相串联。
存储单元X1至X3是存储该存储字的存储单元组。存储单元X0存储无关数据，其表示位于存储单元组的右端的存储单元X1是否处于无关状态，并且通过端子toz和tiz把该无关数据输出到存储单元X1。当该存储单元X1本身不处于无关状态时，该存储单元X1存储数据，并且当处于无关状态时，该存储单元X1存储该无关数据，其表示相邻存储单元X2是否处于无关状态。当通过输入端tiz从存储单元X0输入的无关数据以及存储在存储单元X1本身中的无关数据表示该无关状态，则存储单元X1把表示相邻存储单元X2处于无关状态的无关数据通过端子toz和tiz输出到存储单元X2。除上文所述之外，存储单元X1把表示存储单元X2不处于无关状态的无关数据输出到存储单元X2。存储单元X2和X3具有与存储单元X1相同的结构。
当被通过位线blz和blx提供搜索数据的所有存储单元X1、X2、X3等等的存储数据和搜索数据相互匹配时，存储单元组输出一个匹配数据，其表示与匹配线ML相一致。
图2示出在图1B中的存储单元X0的结构例子。存储单元X0包含作为SRAM的寄存器201。在一个n沟道MOS晶体管M06中，栅极连接到字线WL，漏极连接到位线blz，并且源极连接到节点N2。在一个p沟道MOS晶体管M02中，栅极连接到节点N1，源极连接到正电势vdd，并且漏极连接到节点N2。在一个n沟道MOS晶体管M04中，栅极连接到节点N1，源极连接到参考电势(地)vss，并且漏极连接到节点N2。
在一个n沟道MOS晶体管M05中，栅极连接到字线WL，漏极连接到位线blx，并且源极连接到节点N1。在一个p沟道MOS晶体管M01中，栅极连接到节点N2，源极连接到正电势vdd，并且漏极连接到节点N1。在一个n沟道MOS晶体管M03中，栅极连接到节点N2，源极连接到参考电势(地)vss，并且漏极连接到节点N1。
输出端tox连接到节点N2，并且把节点N2的存储数据输出相邻的存储单元X1。对于寄存器201，可以通过位线blz和blx执行数据读/写。例如，位线blz和节点N2是基本的存储数据，并且位线blx和节点N1是反相的数据。也就是说，寄存器201的存储内容处于节点N2的状态。
当寄存器201存储0和(L)时，其表示相邻存储单元X1处于无关状态，并且当寄存器201存储1和(H)时，其表示相邻存储单元X1不处于无关状态。
图3示出图1B中的存储单元X1至X3的结构例子。为了便于说明，下面将以存储单元X1的结构为例进行说明。存储单元X1包括寄存器301、匹配电路302和传输电路303。在图14中的存储单元包括2个寄存器，而在图3中的存储单元仅仅包括一个寄存器301。
寄存器301具有与图2中的寄存器201相同的结构。输入端tiz输入表示自身存储单元是否处于无关状态的数据。如果自身存储单元处于无关状态，存储单元X1的寄存器存储表示相邻存储单元X2是否处于无关状态的无关数据。
下面将说明匹配电路302的结构。在一个n沟道MOS晶体管M15中，栅极连接到输入端tiz，并且漏极连接到匹配线ML。在一个n沟道MOS晶体管M12中，栅极连接到节点N1，并且漏极连接到晶体管M15的源极。在一个n沟道MOS晶体管M14中，栅极连接到位线blz，并且源极连接到参考电势vss。在一个n沟道MOS晶体管M11中，栅极连接到节点N2，并且漏极连接到晶体管M15的源极。在一个n沟道MOS晶体管M13中，栅极连接到位线blx，并且源极连接到晶体管M11的源极，并且源极连接到参考电势vss。匹配线ML被匹配线读出放大器103上拉(图1A)。当搜索时，字线WL处于L电平。
输入端tiz处于L电平，其表示自身的存储单元X1处于无关状态。当输入端tiz处于L电平时，晶体管M15被截止，并且该匹配电路302被从匹配线ML切断。也就是说，当存储单元M1处于无关状态时，寄存器301的存储内容对匹配线ML没有影响。在这种情况下，表示相邻存储单元X2是否处于无关状态的无关数据被存储在计算机301中。
另一方面，如果输入端tiz处于H电平，其表示自身的存储单元X1不处于无关状态。如果自身存储单元X1不处于无关状态，则寄存器301存储该存储数据。如果输入端tiz处于H电平时，晶体管M15被导通。搜索数据被从外部提供到位线blz和blx。如果搜索数据与寄存器301的存储数据相匹配，则匹配线ML处于H电平，并且如果搜索数据与寄存器301的存储数据不相匹配，则匹配线ML处于L电平。
首先，将说明它们相互匹配的情况。下面将说明当表示搜索数据的位线blz处于L电平，以及表示存储数据的节点N2处于L电平时的情况。在该情况中，位线blz和节点N1处于H电平。由于位线blz处于L电平，则晶体管M14被截止，并且由于节点N2处于L电平，则晶体管M11被截止。换句话说，匹配线ML与参考电势vss断开，并且保持H电平。
下面将说明当表示搜索数据的位线blz处于H电平并且表示存储数据的节点N2处理H电平的情况。这种情况中，位线blx和节点N1处理L电平。由于位线blx处于L电平，则晶体管M13被截止，并且由于节点N1处于L电平，则晶体管M12被截止。换句话说，匹配线ML与参考电势vss断开，并且保持H电平。
然后，将说明不一致的情况。下面说明当表示搜索数据的位线blz处理L电平并且表示存储数据的节点N2处于H电平的情况。在这种情况中，位线blx处于H电平，并且节点N1处于L电平。由于位线blx处于H电平，则晶体管M13导通，并且由于节点N2处于H电平，则晶体管M11导通。换句话说，匹配线ML被连接到参考电势vss，从而处于L电平。
下面说明当表示搜索数据的位线blz处理H电平，并且表示存储数据的节点N2处于L电平的情况。在这种情况中，位线blx处于L电平，并且节点N1处于H电平。由于位线blz处于H电平，则晶体管M14导通，并且由于节点N1处于H电平，则晶体管M12导通。换句话说，匹配线ML被连接到参考电势vss，从而处于L电平。
下面将说明当无关态被指定为搜索数据时。在无关的情况下，位线blz和blx都处于L电平。当位线blz和blx处于L电平时，晶体管M13和M14导通，并且匹配线ML与参考电势vss断开。结果，存储内容对匹配线ML没有影响。
下面将说明传输电路303的结构。在p沟道MOS晶体管M31中，栅极连接到输入端tiz，并且源极连接到正电势vdd。在p沟道MOS晶体管M32中，栅极连接到节点N2，并且源极连接到晶体管M31的漏极。在n沟道MOS晶体管M33中，栅极连接到输入端tiz，漏极连接到晶体管M32的漏极，并且源极连接到参考电势vss。在n沟道MOS晶体管M34中，栅极连接到节点N2，漏极连接到晶体管M32的漏极，并且源极连接到参考电势vss。在p沟道MOS晶体管M35中，栅极连接到晶体管M32的漏极，源极连接到正电势vdd，并且漏极连接到输出端toz。在n沟道MOS晶体管M36中，栅极连接到晶体管M32的漏极，漏极连接到输入端toz，并且源极连接到参考电势vss。
传输电路303包括具有两个输入端和一个输出端的OR(逻辑加)电路。两个输入端对应于输入端tiz和节点N2，并且一个输出端对应于一个输出端toz。也就是说，当从输入端tiz输入的无关数据以及存储在其自身存储单元寄存器301的节点N2中的无关数据都表示处于无关状态(L电平)时，传输电路303把表示相邻存储单元X2处于无关状态的无关数据(L)输出到输出端toz。除上文所述之外，传输电路303把“H”输出到输出端toz。当输出端toz处于L时，输出端toz表示相邻存储单元X2处于无关状态，并且当处于H电平时，表示相邻存储单元X2不处于无关状态。
顺便提及，以上文所述为例当从右端继续的存储单元被指定为无关的情况下，通过在左端提供寄存器X0，从左端继续的存储单元可以被指定为无关。
在图3中，提供晶体管M31至M36的OR电路，来取代图14中的晶体管M61至M66。在本实施例中，由于在一个存储单元中仅仅需要提供一位寄存器301，因此所需存储器的总容量仅仅为图14中的三态相联存储器的一半，这使得故障的可能性降低，并且增加产品的成品率。另外，尽管在图14中的两个寄存器需要两次的读/写，但是在图3中仅仅需要对一个寄存器301执行一次读/写。
图4示出存储单元组的结构和每个存储单元存储内容。下面描述能够把右侧的具有可选位数的一个存储单元指定为无关的相联存储器的例子。该存储单元被定义为当给出节点N1＝H和N2＝L时，存储内容为0，并且当给出节点N1＝L和N2＝H时，存储内容为1。当输入端tiz(n)等于“L”并且同时当存储数据为0时，存储单元Xn处于无关状态。当输入端tiz(n)等于“H”时，存储单元Xn存储该存储数据，并且输出端toz(n)等于“L”，而与存储内容无关。另外，在存储单元Xn中，当存储内容为1时，输出端toz(n)等于“H”，而与输入端tiz(n)无关。
在图4中，来自右端的3位存储单元401表示无关状态的情况。在存储单元X1中，输入端tiz(1)等于“0”，并且它处于无关状态。在存储单元X1中，由于存储内容为“0”，并且输入端tiz(1)等于“L”，则输出端toz(1)等于“L”，并且在左侧的存储单元X2的数位也处于无关状态。该模式对存储单元X3重复。尽管存储单元X3的数位处于无关状态，由于存储单元X3的存储内容为“1”，则输出端toz(3)等于“H”。来自左端存储单元Xm的左侧中的存储单元X4的输入端tiz(4至m)和输出端toz(4至m)等于“H”。左端m-3位存储单元402的数位变为不处于无关状态的存储数据。
顺便提及，在无关状态、存储内容以及输入和输出端之间的关系如上文所述，输入端tiz和输出端toz的L/H处于相反的关系。
(第二实施例)图5示出根据本发明第二实施例的存储单元的结构例子。尽管第一实施例示出当输入端tiz和输出端toz处于L电平时，相邻存储单元处于无关状态的情况，本实施例示出当输入端tiz和输出端toz处于H电平时，相邻存储单元处于无关状态的情况。
存储单元包括寄存器501、匹配电路502和传输电路503。寄存器501和匹配电路502与图3中的寄存器301和匹配电路302相同。下面将说明传输电路503的结构。在p沟道MOS晶体管M35中，栅极连接到输入端tix，并且源极连接到正电势vdd。在n沟道MOS晶体管M36中，栅极连接到输入端tix，漏极连接到晶体管M35的漏极，以及源极连接到参考电势vss。在p沟道MOS晶体管M31中，栅极连接到晶体管M35的漏极，并且源极连接到正电势vdd。在p沟道MOS晶体管M32中，栅极连接到节点N1，源极连接到晶体管M31的漏极，以及漏极连接到输出端tox。在n沟道MOS晶体管M33中，栅极连接到晶体管M35的漏极，漏极连接到输出端tox，以及源极连接到参考电势vss。在n沟道MOS晶体管M34中，栅极连接到节点N1，漏极连接到输出端tox，以及源极连接到参考电势vss。
匹配电路502的晶体管M15的栅极连接到晶体管M35的漏极。相对于输入端tix的电平逻辑反相电平被施加到晶体管M15的栅极。也就是说，晶体管M15的栅极对应于它被连接到图3中的输入端tiz。
尽管该存储单元的输出端tox可以连接到左侧的存储单元的输入端tix，在下文中将假设在左侧处于无关态而进行说明。当输入端tix处于H电平时，晶体管M15被截止，并且无论存储内容和搜索数据的内容之间是否一致/不一致，电流不从匹配线ML通过，这使得匹配线ML变为H电平，从而存储内容和搜索数据的内容相互一致。换句话说，其自身存储单元处于无关状态。当输入端tiz处于L电平时，晶体管M15变为导通，从而根据存储内容和搜索数据输出一致/不一致的结果。当输入端tiz处于H电平时，节点N1处于L电平，输入端tox变为H电平，并且在左侧的存储单元变为无关状态。当输入端tix处于L电平时，输出端tox处于L电平，而与节点N1的状态无关，从而在左侧的存储单元不处于无关状态，并且存储在存储数据。当输入端tix处于H电平，并且节点N1处于H电平时，输出端tox处于L电平，从而在左侧的存储单元不处于无关状态并且存储该存储数据。在本实施例，由于仅仅需要对一个存储单元提供一位寄存器501，因此所需存储器的总容量仅仅为图14中所示的三态相联存储器的一半，这使得故障的可能性减小并且增加产品的成品率。另外，可以仅仅一次对一个寄存器501执行读/写。
(第三实施例)图6示出根据本发明第三实施例的存储单元的结构例子。存储单元包括寄存器601、匹配电路602和传输电路603。寄存器601和匹配电路602与图3中的寄存器301和匹配电路302相同。下面将说明传输电路603的结构。在n沟道MOS晶体管M51中，栅极连接到节点N1，漏极连接到输入端tiz，并且源极连接到输出端toz。在p沟道MOS晶体管M52中，栅极连接到节点N2，源极连接到输入端tiz，以及漏极连接到输出端toz。在p沟道MOS晶体管M53中，栅极连接到节点N1，源极连接到正电势vdd，以及漏极连接到输出端toz。传输电路603构成OR电路。该存储单元的操作与图3中的存储单元相同。
在本实施例中，存储电路603可以包括3个晶体管M51至M53，从而可以使存储单元小型化。另外，由于在一个存储单元上仅仅需要一位寄储器，因此所需的存储器总容量仅仅为图14中的三态相联存储器的一半，这使得故障的可能性减小，并且增加产品的成品率。
(第四实施例)图7示出根据本发明第四实施例的存储单元的结构例子。存储单元包括寄存器701、匹配电路702和传输电路703。寄存器701和传输电路703与图6中的寄存器601和传输电路602相同。下面将说明匹配电路702的结构。在n沟道MOS晶体管M22中，栅极连接到节点N1，以及漏极连接到位线blz。在p沟道MOS晶体管M24中，栅极连接到节点N2，源极连接到位线blz，以及漏极连接到晶体管M22的源极。在n沟道MOS晶体管M17中，栅极连接到输入端tiz，以及漏极连接到匹配线ML。在n沟道MOS晶体管M18中，栅极连接到晶体管M22的源极，漏极连接到晶体管M17的源极，以及源极连接到参考电势vss。在n沟道MOS晶体管M21中，栅极连接到节点N2，漏极连接到晶体管M18的栅极，以及源极连接到位线blx。在p沟道MOS晶体管M23中，栅极连接到节点N1，源极连接到晶体管M18的栅极，以及漏极连接到位线blx。该存储单元的操作与图6中的存储单元相同。
在图6的存储单元中，需要使通过来自匹配线ML的电流的五个晶体管M11至M15的沟道宽度比其它晶体管更宽，以加快工作速度，这导致面积的增大。在根据本实施例的存储单元中，仅仅需要通过来自匹配线ML的两个晶体管M17和M18增大，需要较大面积晶体管的数目被减少，从而可以减小总面积。另外，由于仅仅需要一位寄存器被提供在一个存储单元上，因此所需存储单元的总容量仅仅是图14中的三态相联存储器的一半，这使得故障的可能性降低，并且增加产品的成品率。
(第五实施例)图8示出根据本发明第五实施例的存储单元的结构例子。存储单元包括寄存器801、匹配电路802和传输电路803。下面将描述该存储单元与图7中的存储单元之间的不同点。图7中的晶体管M23、M24和M52被取消，并且提供一个n沟道MOS晶体管来取代图7中的p沟道MOS晶体管M53。在n沟道MOS晶体管M54中，其栅极连接到节点N2，漏极连接到正电势vdd，并且源极连接到输出端toz。
根据本实施例，与图7中的存储单元相比可以减少晶体管的数目并且减小总面积。另外，匹配电路80和传输电路803可以仅仅包括一个n沟道MOS晶体管。另外，由于在一个存储单元上仅仅需要一位寄储器，因此所需的存储器总容量仅仅为图14中的三态相联存储器的一半，这使得故障的可能性减小，并且增加产品的成品率。
另外，由于晶体管M18的栅极电压以及输入和输出端tiz和toz，即晶体管M17的栅极电压的高电平变为低于其它晶体管的高电平电压vdd，因此把匹配线ML驱动到参考电势vss的电流变弱，从而存储单元的搜索速度减小。相反，在图7中的存储单元能够提高搜索速度。
(第六实施例)图9示出根据本发明第六实施例的存储单元组的结构例子。在图6、图7和图8中的存储单元中，在每次信号通过端子tiz和toz之间时，传输电路603、703和803的电阻增加，并且该电路对电源和信号的噪声的抵抗能力变弱。如图9中所示，通过把缓冲器901和902以几个存储单元为间隔插入在输入端tiz(n)和输出端toz(n+1)之间，该信号被放大，并且降低电阻以增强对噪声的抵抗力。尽管缓冲器901和902可以插入在每个单元之间，它最好把一个缓冲器插入在至少两个存储单元Xn和Xn-1之间。
(第七实施例)图10示出根据本发明的第七实施例的存储单元组的结构例子以及每个存储单元的存储内容。从右端开始的可选位数的存储单元可以被指定为无关状态。该存储单元组使用两种互不相同的存储单元。
在奇数存储单元X1、X3、X5等等中，传输电路1103包括如图11中所示的NOR(或非)电路。当“L”被输入到输入端tiz时，这些存储单元X1、X3、X5等等表示它们本身处于无关状态。另外，当在左侧的存储单元处于无关状态时，这些存储单元X1、X3、X5等等存储“0”，以从输出端toz输出“H”，并且当在左侧的存储单元不处于无关状态时，这些存储单元存储“1”，以从输出端tox输出“L”。该存储单元的结构将在下文参照图11描述。
在偶数存储单元X2、X4、X6等等中，传输电路1203包括如图12中所示的NAND(与非)电路。在此，该NAND电路的两个输入包括存储数据的逻辑反相数据以及输入端tix的数据。当“H”被输入到输入端tix时，这些存储单元X2、X4、X6等等表示它们本身处于无关状态。另外，当在左侧的存储单元处于无关状态时，这些存储单元X2、X4、X6等等存储“0”，以从输出端toz输出“L”，并且当在左侧的存储单元不处于无关状态时，这些存储单元存储“1”，以从输出端toz输出“H”。该存储单元的结构将在下文参照图12描述。
当给出内部节点N1＝H和N2＝L时，该存储单元被定义为其存储内容为“0”，并且当给出节点N1＝L和N2＝H时，该存储内容为“1”。在图10中，从右端开始的3位存储单元处于无关状态，其表示其它在座单元1002不处于无关状态，并且存储该存储数据。在本实施例中，奇数存储单元X1、X3、X5等等的输出端tox以及偶数存储单元X2、X4、X6等等的输入端tix的逻辑电平L/H与图4中相比被反相。
图11示出图10中的奇数存储单元X1、X3、X5等等的结构例子。该存储单元包括寄存器1101、匹配电路1102以及传输电路1103。下面将描述该存储单元与图3中的存储单元的不同点。在本实施例中，在图3中的晶体管M35和M36被消除，并且输出端tox连接到晶体管M32的漏极。在图3中的传输电路303为OR电路，而在图11中的传输电路1103为NOR电路。
该存储单元把输入端tiz连接到右侧的存储单元的输出端toz，并且把其输出端tox连接到左侧的存储单元的输入端tix。该存储单元的操作与图3中的存储单元相同，只是输出端tox与图3中的输出端toz成逻辑反相关系。在图11中的传输电路1103可以把图3中的传输电路303的晶体管数目减小两个，从而可以减小面积。
图12示出在图10中的偶数存储单元X2、X4、X6等等的结构例子。该存储单元包括寄存器1201、匹配单元1202和传输电路1203。下面将描述该存储单元与图11中的存储单元之间的不同点。在本实施例中，提供一个p沟道MOS晶体管M16来取代图11中的n沟道MOS晶体管M15。在p沟道MOS晶体管M16中，其栅极连接到输入端tix。
下面将说明传输电路1203。在p沟道MOS晶体管M42中，其栅极连接到输入端tix，源极连接到正电势vdd，并且漏极连接到输出端toz。在p沟道MOS晶体管M41中，其栅极连接到节点N1，源极连接到正电势vdd，并且漏极连接到输出端toz。在n沟道MOS晶体管M43中，其栅极连接到输入端tiz，并且漏极连接到输出端toz。在n沟道MOS晶体管M44中，其栅极连接到节点N1，漏极连接到晶体管M43的漏极，并且源极连接到参考电势vss。
传输电路1203包括一个NAND电路。NAND电路的两个输入包括节点N1和输入端tix的数据。在此，节点N2表示存储单元的存储内容的状态，并且它与节点N1成逻辑反相关系。换句话说，NAND的两个输入为存储单元的存储内容的逻辑反相数据以及输入端tix的数据。
该存储单元把输入端tix连接到右侧的存储单元的输出端tox，并且把其输出端toz连接到左侧的存储单元的输入端tiz。在本实施例中，它表示当输入端tiz处于H电平时该自身存储单元处于无关状态。另外，当在左侧的存储单元处于无关状态时，该存储单元存储“0”，以从输出端toz输出“L”，并且当在左侧的存储单元不处于无关状态时，存储“1”以从输出端toz输出“H”。在图12中的传输电路1203可以把在图3中的传输电路303的晶体管数目减小两个，从而可以减小面积。
在本实施例中，在图11中的存储单元和图12中的存储单元交替连接，如图10中所示。由于图11和12中的存储单元中的晶体管的数目与图3中的存储单元相比减小两个晶体管，因此可以减小总面积。另外，在本实施例中，输入-输出信号和电源之间的电阻与图6至图8中的存储单元相比较小，这使得存储单元对噪声具有较强的抵抗力。
在三态相联存储器中，在大多数情况下把数据长度互不相同的存储字和搜索字相比较。在此时使用无关指定。无关状态的位置基本上在存储字和搜索字的右(/左)端部分成组。
在n位存储字中的无关部分被限于在本实施例中的存储字的右(/左)侧中的几个数位。为了表示上述存储字，该存储器包括n位的二值存储单元组和一位的存储单元。除了n位存储单元组之外的附加的一位存储单元确定在n位中的存储单元组的最右(/左)存储单元的一个位是否为无关。在一位存储单元的存储区域中存储在左(/右)侧存储单元是否为无关的状态。当其自身的数位处于无关状态时，在左(/右)侧的数位是否为无关的状态都被存储在存储单元的一位存储区域中。所需要的是对相邻的数位重复上述程序。
根据从右(/左)侧相邻存储单元输入的信号，把该存储单元在处于无关状态或不处于无关状态之间切换，并且把对所输入信号和存储单元的存储内容执行OR、NAND、NOR或AND(逻辑乘)运算的结果传送到左(/右)相邻存储单元。
当存储单元水平连接时，在隔着几个存储单元的间距的输出信号和输入信号之间使用缓冲电路也是可接受的。另外，在隔着几个存储单元的间距使用栅极接收的OR或AND也是可接受的。
下面将说明本实施例的效果。在n个位中的存储字中的无关部分被限于该存储字右(/左)侧中的几个数位。当在右(/左)端的存储单元X0的一个数位为“0(/1)”时，来自与存储“1(/0)”的存储单元相邻的左(/右)侧的存储单元X1的一行数位首先被定义为在无关状态的数据。当在右(/左)端的存储单元X0为1(/O)时，来自与该左(/右)端相邻的左(/右)侧的存储单元被定义为不处于无关状态。尽管在图14中使用存储单元的相联存储器需要在2n位中的传输速率，在本实施例中在相联存储器内进行读/写所需的位数可以减少到基本上为n+1位的一半，从而可以减少位线的读取/写入时间或者减少位线的数目。
另外，如果每个存储单元被提供一个存储一个数位的寄存器，则可以减少半导体芯片的总存储容量。另外，通过使用具有小面积的传输电路，可以减小存储单元本身的面积。
可以构想出几种把传输电路与晶体管相组合的方法。但是，每当电流通过该电路时，有些电路的输入信号和电源之间的电阻变大，并且抵抗噪声的能力变弱。当使用这种电路时，通过以几个存储单元为间隔在输出信号和输入信号之间插入对应于缓冲器的电路，可以减小电源和输出信号之间的电阻并且对噪声具有较强的抵抗力。另外，通过以几个存储单元为间隔使用栅极接收OR或AND的存储单元，可以减小电源和输出信号之间的电阻。
顺便提及，存储单元X0可以采取与图1B中的存储单元X1至X3相同的结构。由于通过使存储单元X0至X3为相同结构可以提高电路图的对称性，设计被简化，并且可以使工作稳定化。
如上文所述，根据本实施例，可以实现三态相联存储器的存储单元尺寸的减小，提高产品的成品率，减少对存储单元的读取/写入时间，和/或减少位线的数目。
应当指出，本实施例在所有方面被认为是说明性的而不是限制性的，并且在权利要求的含义和等价范围内的所有改变被包含于此。本发明可以用其它具体形式来体现，而不脱离其精神或本质特征。
如上文所述，由于寄存器存储该存储数据或无关数据，不需要提供存储该存储数据和无关数据的两个寄存器。由于提供一个寄存器对存储单元来说是足够的，因此存储器的总存储容量变小，可以减小故障的可能性并且可以增加产品的成品率。另外，其中所包含的存储单元和相联存储器可以被小型化。由于在存储单元中仅仅需要提供一个寄存器，因此在一个时刻可以执行对一个寄存器的读取/写入。换句话说，可以减小读取/写入时间以及减小位线的数目。
权利要求
1.一种相联存储器，包括存储单元组，其中包括多个第一存储单元，其在自身存储单元不处于无关状态时保存存储数据，并且当自身存储单元处于无关状态时，保存表示相邻存储单元是否处于无关状态的无关数据；字线，其连接到所述存储单元组中的第一存储单元，以选择所述存储单元组；多条位线，其连接到所述多个第一存储单元，以分别把搜索数据提供到所述多个第一存储单元；匹配线，其连接到所述存储单元组，并且输出表示所述存储数据与所述搜索数据是否相同的匹配数据；第二存储单元，其与所述存储单元组一同把连接到所述字线，以存储表示在所述存储单元组的最外端的第一存储单元是否处于无关状态的无关数据；第一无关数据传输线路，其连接到所述第二存储单元和在最外端的所述第一存储单元，以把存储在所述第二存储单元中的无关数据发送到在最外端的所述第一存储单元；以及第二无关数据传输线路，其串联到所述多个第一存储单元，以发送在所述多个第一存储单元中的无关数据，其中在最外端的所述第一存储单元包括第一传输电路，其在通过第一无关数据传输线路发送的无关数据和存储在其自身存储单元中的无关数据表示无关状态时，把表示相邻第一存储单元是否处于无关状态的无关数据发送到相邻第一存储单元，以及其中第一存储单元除了在最外端的第一存储单元之外包括第二传输电路，其在通过所述第二无关数据传输线路发送的无关数据和存储在其自身存储单元中的无关数据表示无关状态时，把表示相邻第一存储单元处于无关状态的无关数据发送到相邻第一存储单元。
2.根据权利要求1所述的相联存储器，其中所述多个第一存储单元能够存储无关数据，从而从最外端开始的连接存储单元处于无关状态。
3.根据权利要求1所述的相联存储器，其中所述第一和第二传输电路包括一个逻辑电路，用于输入分别通过所述第一和第二无关数据传输线路发送的无关数据和存储在所述第一存储单元中的无关数据，并且把该无关数据输出到相邻第一存储单元。
4.根据权利要求1所述的相联存储器，其中所述存储单元组输出匹配数据，其表示当不处于无关状态的所有第一存储单元中的存储数据与搜索数据相一致时，所述存储单元组输入表示该一致性的匹配数据。
5.根据权利要求4所述的相联存储器，其中每个所述第一存储单元包括一个开关，用于当它本身不处于无关状态时连接到所述匹配线，并且当它本身处于无关状态时与所述匹配线断开。
6.根据权利要求5所述的相联存储器，其中当自身存储单元不处于无关状态的情况下，当所述存储数据和所述搜索数据相互不一致时，所述每个第一存储单元的开关把参考电势连接到所述匹配线，并且当所述存储数据和所述搜索数据相互一致时，把参考电势与所述匹配线断开。
7.根据权利要求1所述的相联存储器，其中进一步包括连接到所述第二无关数据传输线路的至少一个缓冲器。
8.根据权利要求1所述的相联存储器，其中所述第一和第二传输线路包括晶体管，其中各个所述第一和第二无关数据传输线路连接到栅极。
9.根据权利要求1所述的相联存储器，其中按照所述多个第一存储单元的对齐次序，在奇数第一存储单元中的第一和第二传输电路是NAND电路，并且在偶数第一存储单元中的第一和第二传输电路是NOR电路，或者在奇数第一存储单元中的第一和第二传输电路是NOR电路，并且在偶数第一存储单元中的第一和第二传输电路是NAND电路。
10.根据权利要求1所述的相联存储器，其中当所述第二存储单元存储表示在最外端的所述第一存储单元不处于无关状态的无关数据时，在所述存储单元组中的所有存储单元判断它们自身是否处于无关状态。
11.根据权利要求1所述的相联存储器，其中所述位线能够把搜索数据或无关数据提供到所述第一存储单元；以及其中当被通过所述位线提供搜索数据的所有第一存储单元的存储数据与搜索数据相互一致时，所述存储单元组把表示该一致性的匹配数据输出到所述匹配线。
12.根据权利要求11所述的相联存储器，其中所述位线包括第一和第二位线；以及其中当提供存储数据时，所述第一位线和第二位线把相互反转的二值数据提供到所述第一存储单元，并且当提供无关数据时，把相同的二值数据提供到所述第一存储单元。
13.根据权利要求1所述的相联存储器，其中进一步包括读/写控制器，用于通过所述位线在所选择的所述字线上对所述第一存储单元读出和写入数据。
14.根据权利要求13所述的相联存储器，其中所述读/写控制器可以对除了所述第一存储单元之外的所述第二存储单元读取和写入数据。
15.一种存储单元，其中包括寄存器，用于当其自身存储单元不处于无关状态时存储数据，并且当其自身存储单元处于无关状态时，存储表示相邻存储单元是否处于无关状态的无关数据；传输电路，用于当由一个相邻存储单元发送的无关数据和存储在其自身存储单元中的无关数据表示无关状态时，把表示其它相邻存储单元处于无关状态的无关数据发送到其它相邻存储单元；以及匹配电路，用于当存储在所述寄存器中的存储数据和由外部提供的搜索数据相互一致时，输出表示该匹配状态的匹配数据。
全文摘要
提供一种相联存储器的存储单元，其中包括寄存器、传输电路和匹配电路。当其自身存储单元不处于无关状态时，该寄存器存储数据，并且当处于无关状态时，在相邻存储单元中存储无关数据。当来自一个相邻存储单元的无关数据和存储在其自身存储单元中的无关数据表示无关状态时，存储电路把表示其它相邻存储单元处于无关状态的无关数据发送到其它相邻存储单元。当存储在寄存器中的存储电路与来自外部的搜索数据相一致时，匹配电路输出表示该一致状态的匹配数据。
文档编号G11C15/04GK1420564SQ0211842
公开日2003年5月28日 申请日期2002年4月24日 优先权日2001年11月16日
发明者樋口刚 申请人:富士通株式会社