专利名称：快闪记忆体装置与其程序化方法
技术领域：
本发明涉及一种快闪记忆体装置与其程序化方法，特别是涉及ー种NAND式快闪记忆体装置与其程序化方法。
背景技术：
图I是典型的NAND式快闪记忆体装置的方框图。请參阅图I所示，NAND式快闪记忆体装置100包括记忆胞阵列110、列解码器(row decoder) 120、以及页面缓冲器(pagebuffer) 131 133。其中，记忆胞阵列110包括多个记忆胞串列，且每ー记忆胞串列包括相互串联的选择晶体管、多个记忆胞以及接地晶体管。例如，记忆胞串列140包括相互串联的选择晶体管SW11、多个记忆胞151、161 163以及接地晶体管SW12。
此外，列解码器120通过串选择线SSL1、字元线WLll WL14、以及接地选择线GSLl电性连接至记忆胞阵列110，而页面缓冲器131 133则是通过位元线BLll BL16电性连接至记忆胞阵列110。在程序化的操作上，列解码器120会依据位址资料选择一条字元线。此外，每ー页面缓冲器电性连接两条位元线，并交替地提供接地电压Vsl与电源电压Vcl给所连接的两条位元线。再者，当字元线WL12被选取吋，列解码器120将提供程序电压Vpl给所选取的字元线WL12，并提供传递电压Vtl给未选取的字元线WL11、WL13 WL14。如此ー来，如图I所示，在程序化的前半周期内，页面缓冲器131 133将提供接地电压Vsl给奇数条位元线BL11、BL13、BL15，并提供电源电压Vcl给偶数条位元线BL12、BL14、BL16。藉此，连接至字元线WL12中的奇数个记忆胞151、153、155将进行程序化。为了避免位在同一字元线WL12上的记忆胞152、154、156受到影响，可藉由提高各个记忆胞串列的通道电压来避免记忆胞152、154、156的临界电压的变动，也就是所谓的程序扰动(program disturbance)。一般来说，现有记忆胞的操作方法都是藉由提高列解码器120所提供的传递电压Vtl，来提高各个记忆胞串列的通道电压，进而降低程序扰动。然而，倘若列解码器120所提供的传递电压Vtl过高的话，分别与记忆胞151、153、155位于同一位元线上的记忆胞161 163、171 173、181 183的临界电压将受到影响，也就是所谓的传递扰动(passdisturbance)。換言之，现有记忆胞的操作方法虽然利用传递电压的提升解决了程序扰动，但却也増加了传递扰动。因此，如何在兼顾传递扰动的情况下降低程序扰动，已是记忆胞在操作上所面临的一大课题。由此可见，上述现有的快闪记忆体装置与其程序化方法在产品结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一歩改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设ー种新的快闪记忆体装置与其程序化方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的快闪记忆体装置存在的缺陷，而提供一种新的快闪记忆体装置，所要解决的技术问题是使其通过页面缓冲器将致能期间划分成3个以上的子期间，并在不同的子期间内驱动不同的位元线，藉此，在不提高传递电压的情况下，降低记忆胞的程序扰动，非常适于实用。本发明的另一目的在干，克服现有的快闪记忆体装置的程序化方法存在的缺陷，而提供一种新的快闪记忆体装置的程序化方法，所要解决的技术问题是使其通过将致能期间划分成N个子期间，并在不同的子期间内驱动不同的位元线，藉此，藉由记忆胞的等效总电容的降低，来提高通道电压，从而更加适于实用。本发明的再一目的在干，克服现有的快闪记忆体装置存在的缺陷，而提供ー种新的快闪记忆体装置，所要解决的技术问题是使其通过将每ー页面缓冲器分别电性连接3条以上的位元线，且每一页面缓冲器在致能期间逐一驱动各自所连接的位元线，藉此，在不提 高传递电压的情况下，降低记忆胞的程序扰动，从而更加适于实用。本发明的还ー目的在干，克服现有的快闪记忆体装置的程序化方法存在的缺陷，而提供一种新的快闪记忆体装置的程序化方法，所要解决的技术问题是使其通过将每ー页面缓冲器分别电性连接3条以上的位元线，并利用页面缓冲器逐一驱动各自所连接的位元线，藉此，藉由记忆胞的等效总电容的降低，来提高通道电压，从而更加适于实用。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种快闪记忆体装置，包括记忆体阵列、列解码器、以及M个页面缓冲器，M为正整数。其中，记忆体阵列包括多个记忆胞，并电性连接多条字元线与多条位元线。列解码器在一致能期间驱动这些字元线中的一特定字元线。所述M个页面缓冲器将致能期间划分成N个子期间，N为大于2的整数。此外，所述M个页面缓冲器在第i个子期间驱动第i、i+N、
i+2N.....i+(M-l)*N条位元线，以对电性连接至特定字元线的记忆胞进行程序化，i为整
数且I彡i彡N。本发明的目的及解决其技术问题还可采用以下技术措施进ー步实现。前述的快闪记忆体装置，其中所述的记忆体阵列更电性连接串选择线与接地选择线，且上述的列解码器在致能期间分别提供一电源电压与ー接地电压至串选择线与接地选择线，并提供一程序电压至特定字元线，并提供ー传递电压至其余的字元线。前述的快闪记忆体装置，其中所述的M个页面缓冲器在第i个子期间分别提供一
接地电压至第i、i+N、i+2N.....i+(M-l)*N条位元线，井分别提供一电源电压至其余的位元线。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种快闪记忆体装置的程序化方法，其中所述快闪记忆体装置包括电性连接至多条字元线与多条位元线的记忆体阵列，且记忆体阵列包括多个记忆胞，所述快闪记忆体装置的程序化方法包括下列步骤在一致能期间驱动这些字元线中的一特定字元线；通过M个页面缓冲器将致能期间划分成N个子期间，其中M为正整数，N为大于2的整数；以及，在第i个子
期间驱动第i、i+N、i+2N.....i+(M-l)*N条位元线，以对连接至特定字元线的记忆胞进行
程序化，其中i为整数且I < i < N。本发明的目的及解决其技术问题还可采用以下技术措施进ー步实现。
前述的快闪记忆体装置的程序化方法，其中所述的记忆体阵列更电性连接ー串选择线与一接地选择线，且在该致能期间驱动该些字元线中的该特定字元线的步骤包括提供一电源电压至该串选择线；提供一接地电压至该接地选择线；提供一程序电压至该特定字元线；以及提供一传递电压至其余的该些字元线。前述的快闪记忆体装置的程序化方法，其中在第i个子期间驱动第i、i+N、
i+2N.....i+(M-l)*N条位元线的步骤包括在第i个子期间，分别提供一接地电压至第i、
i+N、i+2N.....i+(M-l)*N条位元线；以及在第i个子期间，分别提供一电源电压至其余的
该些位元线。本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种快闪记忆体装置，包括记忆体阵列、列解码器、以及M个页面缓冲器，M为正整数。 其中，记忆体阵列包括多个记忆胞，并电性连接多条字元线与多条位元线。列解码器在一致能期间驱动这些字元线中的一特定字元线。每ー页面缓冲器分别电性连接这些位元线中的N条位元线，N为大于2的整数。其中，第j个页面缓冲器在致能期间驱动第N*(j-1)+1条位元线至第N*j条位元线，以逐一程序化电性连接至特定字元线的该些记忆胞，j为整数且I < j < M。本发明的目的及解决其技术问题还可采用以下技术措施进ー步实现。前述的快闪记忆体装置，其中所述的记忆体阵列更电性连接ー串选择线与一接地选择线，且该列解码器在该致能期间分别提供一电源电压与ー接地电压至该串选择线与该接地选择线，并提供一程序电压至该特定字元线，以及提供一传递电压至其余的该些字元线。前述的快闪记忆体装置，其中所述的第j个页面缓冲器在该致能期间依序提供一接地电压给第N*(j-1)+1条位元线至第N*j条位元线，且第N*(j-1)+1条位元线至第N*j条位元线中未接收到该接地电压的位元线偏压在一电源电压下。本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种快闪记忆体装置的程序化方法，其中所述快闪记忆体装置包括电性连接至多条字元线与多条位元线的记忆体阵列，且记忆体阵列包括多个记忆胞。所示快闪记忆体装置的程序化方法包括下列步骤在一致能期间驱动这些字元线中的一特定字元线；通过这些位元线电性连接M个页面缓冲器，且每ー页面缓冲器分别电性连接这些位元线中的N条位元线，其中M为正整数，N为大于2的整数；以及，在致能期间，第j个页面缓冲器驱动第N*(j_l)+1条位元线至第N*j条位元线，以逐一程序化电性连接至特定字元线的记忆胞，j为整数且I彡j彡M。本发明的目的及解决其技术问题还可采用以下技术措施进ー步实现。前述的快闪记忆体装置的程序化方法，其中所述的记忆体阵列更电性连接ー串选择线与一接地选择线，且在该致能期间驱动该些字元线中的该特定字元线的步骤包括提供一电源电压至该串选择线；提供一接地电压至该接地选择线；提供一程序电压至该特定字元线；以及提供一传递电压至其余的该些字元线。前述的快闪记忆体装置的程序化方法，其中在该致能期间，第j个页面缓冲器驱动第N* (j-1) +1条位元线至第N*j条位元线的步骤包括在该致能期间，第j个页面缓冲器依序提供一接地电压给第N*(j-1)+1条位元线至第N*j条位元线；以及在该致能期间，第N*(j-1)+1条位元线至第N*j条位元线中未接收到该接地电压的位元线偏压在ー电源电压下。本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明快闪记忆体装置与其程序化方法至少具有下列优点及有益效果本发明是将每ー页面缓冲器各自电性连接3条以上的位元线，且每一页面缓冲器会在致能期间内逐一驱动各自所电性连接的位元线。此外，从另ー观点来看，本发明是将致能期间划分成N个子期间，并在不同的子期间内驱动不同的位元线。如此ー来，记忆胞串列的等效总电容将被降低，进而提升了各个记忆胞串列的通道电压。此外，本发明在提升通道电压的过程中，并未提高传递电压的位准，因此不会导致传递扰动的増加。換言之，本发明在兼顾传递扰动的情况下，降低记忆胞的程序扰动。综上所述，本发明是有关于ー种快闪记忆体装置与其程序化方法。该快闪记忆体装置，包括记忆体阵列、列解码器、以及M个页面缓冲器，M为正整数。其中，记忆体阵列包括多个记忆胞，并电性连接多条字元线与多条位元线。列解码器在一致能期间驱动这些字元 线中的一特定字元线。所述M个页面缓冲器将致能期间划分成N个子期间，N为大于2的
整数。此外，所述M个页面缓冲器在第i个子期间驱动第i、i+N、i+2N.....i+(M-l)*N条
位元线，以对电性连接至特定字元线的记忆胞进行程序化，i为整数且I < i < N。本发明还提供了一种快闪记忆体装置的程序化方法。藉此本发明可以在兼顾传递扰动的情况下，降低记忆胞的程序扰动。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图I是典型的NAND式快闪记忆体装置的方框图。图2是依据本发明的一实施例的快闪记忆体装置的示意图。图3是依据本发明的一实施例的快闪记忆体装置的程序化方法的示意图。图4是依据本发明的一实施例的记忆胞的布局剖面图。图5是依据本发明的一实施例的记忆胞的另一布局剖面图。图6A与图6B分别是依据本发明的一实施例的扩散位元线与扩散字元线的布局示意图。图7是依据本发明的另ー实施例的快闪记忆体装置的程序化方法的示意图。100、200 :快闪记忆体装置110、210 :记忆胞阵列120,220 :列解码器131 133、231 233 :页面缓冲器140、240 :记忆胞串列SW11、SW41 :选择晶体管SW12、SW42 :接地晶体管
151 156、161 163、171 173、181 183、251 253、261 263、271 273、281 283 :记忆胞SSL1、SSL4 :串选择线WLll WL14、WL41 WL44 :字元线GSLl、GSL4 :接地选择线BLll BL16、BL1 BL9 :位元线Vcl、Vc4:电源电压Vsl、Vs4:接地电压
Vpl、Vp4:程序电压Vtl、Vt4:传递电压S310 S330、S311 S314、S331、S332 :用以说明图3的程序化方法的各步骤流程410 :基底420 :源/漏极參杂层430、520 :浮置栅极层440,510 :控制栅极层450 :反转层Cono、Ctun、Cdep :寄生电容Cj:接面电容530 :绝缘层540、550 :扩散位元线Cdef:扩散电容610 630 :扩散字元线S710 S730、S731、S732 :用以说明图7的程序化方法的各步骤流程
具体实施例方式为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的快闪记忆体装置与其程序化方法其具体实施方式
、结构、方法、步骤、特征及其功效，详细说明如后。有关本发明的前述及其他技术内容、特点及功效，在以下配合參考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式
的说明，当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供參考与说明之用，并非用来对本发明加以限制。图2是依据本发明的一实施例的快闪记忆体装置的示意图。请參阅图2所示，快闪记忆体装置200包括记忆胞阵列210、列解码器220、以及多个页面缓冲器。其中，图2实施例是以3个页面缓冲器231 233为例(M = 3)来进行说明，但其并非用以限制本发明。在本实施例中，记忆胞阵列210为ー NAND式记忆胞阵列，因此记忆胞阵列210包括多个记忆胞串列，且每ー记忆胞串列包括相互串联的选择晶体管、多个记忆胞以及接地晶体管。举例来说，记忆胞串列240包括相互串联的选择晶体管SW41、多个记忆胞251、281 283以及接地晶体管SW42。此外，记忆胞阵列210电性连接串选择线SSL4、字元线WL41 WL44、接地选择线GSL4、以及位元线BLl BL9。列解码器220通过串选择线SSL4电性连接至记忆胞阵列210中的每ー选择晶体管，例如选择晶体管SW41。此外，列解码器220通过接地选择线GSL4电性连接至记忆胞阵列210中的每ー接地晶体管，例如接地晶体管SW42。再者，列解码器220通过字元线WL41 WL44电性连接至记忆胞阵列210中的记忆胞，例如记忆胞251、281 283。在程序化的操作上，列解码器220会依据位址资料选择一条字元线，并在一致能期间内驱动所选取的字元线。页面缓冲器231 233各自电性连接至N条位元线，其中N为大于2的整数。举例来说，倘若N等于3的话，第I个页面缓冲器231电性连接第I条至第3条位元线BLl BL3，第2个页面缓冲器232电性连接第4条至第6条位元线BL4 BL6，且第3个页面缓冲器233电性连接第7条至第9条位元线。也就是说，第j个页面缓冲器电性连接第(j_l)*N+l条至第j*N条位元线，j为整数且I彡j彡M。在一致能期间内，每ー页面缓冲器231 233会逐一驱动各自所连接的N条位元线，以对电性连接至某一字元线上的记忆胞进行程序化。为了致使本领域具有通常知识的技术人员能更了解本实施例，图3是依据本发明的一实施例的快闪记忆体装置的程序化方法的示意图，以下请同时參阅图2与图3来看快闪记忆体装置200的细部操作。在程序化记忆胞阵列210的过程中，如步骤S310所示，列解码器220会在一致能期间内驱动字元线中的一特定字元线。举例来说，倘若列解码器220是将字元线WL42视为特定字元线，则驱动特定字元线WL42的详细步骤如下所示。在此，如步骤S311所示，列解码器220会提供ー电源电压Vc4至串选择线SSL4，以导通(turn on)记忆胞阵列210中的每一选择晶体管。此外，如步骤S312所示，列解码器220会提供一接地电压Vs4至接地选择线GSL4，以断开(turn off)记忆胞阵列210中的每ー接地晶体管。如此ー来，每ー记忆胞串列的一端将电性连接到相应的页面缓冲器，且每ー记忆胞串列的另一端将浮接(floating)。此外，如步骤S313与步骤S314所示，列解码器220会提供一程序电压Vp4至特定字元线WL42，并提供ー传递电压Vt4至其余的字元线WL41、WL43 WL44。藉此，电性连接至特定字元线WL42的记忆胞251 253、261 263、271 273将可以參照页面缓冲器231 233所传送的信号进行程序化。另ー方面，如步骤S320所示，页面缓冲器231 233会将致能期间划分成N个子期间。举例来说，倘若页面缓冲器231 233各自连接3条位元线(N = 3)，则页面缓冲器231 233会将致能期间划分成3个子期间。此外，如步骤S330所示，在第i个子期间，页面缓冲器231 233会驱动第i、i+N、i+2N、. . .、i+(M-l)*N条位元线，以对电性连接特定字元线WL42的记忆胞进行程序化，其中i为整数且I < i < N。举例来说，倘若3个页面缓冲器231 233将致能期间划分成3个子期间，也就M = 3且N = 3的情况下，步骤S330的细部流程如下所示。如图2所示，在第I个子期间内，页面缓冲器231 233将分别提供一接地电压Vs4给第I、4、7条位元线BL1、BL4、BL7，并分别提供ー电源电压Vc4至其余的位元线BL2 BL3、BL5 BL6、BL8 BL9。藉此，记忆胞251 253将可进行程序化。接着，在第2个子期间内，页面缓冲器231 233将分别提供一接地电压Vs4给第2、5、8条位元线BL2、BL5、BL8，并分别提供ー电源电压Vc4至其余的位元线BL1、BL3 BL4、BL6 BL7、BL9。藉此，记忆胞261 263将可进行程序化。最后，在第3个子期间内，页面缓冲器231 233将分别提供一接地电压Vs4给第3、6、9条位元线BL3、BL6、BL9,并分别提供ー电源电压Vc4至其余的位元线BLl BL2、BL4 BL5、BL7 BL8。藉此，记忆胞271 273将可进行程序化。换言之，如步骤S331与步骤S332所示，在第i个子期间内，页面缓冲器231 233会分别提供一接地电压Vs4至第i、i+N、i+2N.....i+(M-I)*N条位元线，井分别提供一电源电压Vc4至其余的位元线。如此ー来，在程序化记忆胞的过程中，就偏压在电源电压Vc4的某一位元线而言，与其左右相邻的两位元线中最多只有一条位元线被偏压在接地电压Vs4下。例如，在第I个子期间内，对偏压在电源电压Vc4的位元线BL5而言，仅其左侧的位元线BL4被偏压在接地电压Vs4下。此外，在第I个子期间内，对偏压在电源电压Vc4的位元线BL6而言，仅其右侧的位元线BL7被偏压在接地电压Vs4下。藉此，各个记忆胞串列的通道电压将可以提升，进而降低记忆胞的传递扰动。 主要的原因在于,如图4所绘示的记忆胞的布局剖面图所示,其中图4绘示出记忆胞281、251、282的布局剖面图，且图4分别标示出基底410、源/漏极參杂层420、浮置栅极层430以及控制栅极层440。如图4所示，记忆胞281、251、282的控制栅分别被偏压在传递电压Vt4、程序电压Vp4以及传递电压Vt4下，且记忆胞281、251、282各自形成一反转层450。此外，因布局结构所导致的寄生电容包括控制栅与浮置栅之间的寄生电容Cono、浮置栅与反转层之间的寄生电容Ctun、反转层与基底之间的寄生电容Cdep、以及接面电容Cj0据此,记忆胞串列240的通道电压Vch将如式(I)所示
, (H-I)-Cs-(FM-Vth-Vchi) Cs·(VpA-Vth-Vchi) ,Vcn = ------- +-—--+Vchi
η · Ctotalη ■ Ctotal:(f^m+hVp4—hvt+(l-￡^.脑式⑴
^ I _ Cono · CtunCs =-，Cch = Cj+Cdep, Ctotal = Cs+Cch
Ctun + Cono其中，η为记忆胞串列240所串接的记忆胞的个数，Vchi为记忆胞串列240切換至浮接状态时通道电压Vch的初始位准，且Vth为记忆胞的临界电压。如式(I)所示，通道电压Vch反比于等效总电容Ctotal。換言之，可藉由降低等效总电容Ctotal，来提升通道电压 Vch0此外，图5是依据本发明的一实施例的记忆胞的另一布局剖面图，其中图5绘示出记忆胞251与261的布局剖面图，且图5分别标示出控制栅极层510、浮置栅极层520、绝缘层530、以及扩散位元线540与550。如图5所示，两扩散位元线540与550之间将可形成一寄生的扩散电容Cdef，且扩散电容Cdef为等效总电容Ctotal的一部分。此外，在集成电路的布局上，两扩散位元线540与550分别电性连接至位元线BLl与BL2。换言之，位元线BLl与BL2的电压位准将可决定扩散电容Cdef的形成与否，进而影响等效总电容Ctotal的大小。举例来说，图6Α与图6Β分别是依据本发明的一实施例的扩散位元线与扩散字元线的布局示意图，其中图6Α与图6Β分别绘示出扩散位元线540与550以及扩散字元线610 630。其中，如图6A所示，当位元线BLl与BL2分别压降在接地电压Vs4与电源电压Vc4时，两扩散位元线540与550也将分别压降在电源电压Vc4与接地电压Vs4。此时，位元线BLl与BL2之间的电压差将导致两扩散位元线540与550之间形成扩散电容，进而提高等效总电容Ctotal。相对地，如图6B所示，当位元线BLl与BL2都压降在电源电压Vc4时，两扩散位元线540与550也都偏压在电源电压Vc4下。此时，由于位元线BLl与BL2之间的电压差为零，因此两扩散位元线540与550之间将无法形成扩散电容，进而降低等效总电容 Ctotal。換言之，在程序化记忆胞的过程中，就偏压在电源电压Vc4的某一位元线而言，倘若其左右相邻的两位元线皆偏压在接地电压Vs4下，则此位元线与其左右相邻的两位元线皆会各自形成ー电压差，进而导致等效总电容Ctotal的提升。然而， 在本实施例中，对偏压在电源电压Vc4的某一位元线而言，其左右相邻的两位元线中最多只有一条位元线会被偏压在接地电压Vs4下，因此可以降低等效总电容Ctotal，进而提升通道电压Vch。且可知，本实施例在提升通道电压Vch的过程中，并未提高传递电压Vt4的位准，因此不会导致传递扰动的増加。換言之，本实施例可在兼顾传递扰动的情况下，降低记忆胞的程序扰动。值得ー提的是，在上述实施例中，每ー页面缓冲器231 233皆是在致能期间中逐ー驱动各自所电性连接N条位元线。如此ー来，若将致能期间划分成N个子期间来看，在第i个子期间内，第i、i+N、i+2N、· · ·、i+(M-I)*N条位元线会被页面缓冲器231 233所驱动。換言之，从另ー观点来看，图7是依据本发明的另ー实施例的快闪记忆体装置的程序化方法的示意图。请同时參阅图2与图7来看，在程序化记忆胞阵列210的过程中，如步骤S710所示，列解码器220会在一致能期间内驱动字元线中的一特定字元线。其中，步骤S710的详细步骤与图3实施例所述的步骤S310相同或是相似，故在此不予赘述。此外，如步骤S720所示，通过位元线BLl BL9电性连接M个页面缓冲器231 233，其中页面缓冲器231 233各自电性连接至N条位元线，且M为整数，N为大于2的整数。換言之，第j个页面缓冲器电性连接第(j_l)*N+l条至第j*N条位元线，j为整数且I彡j彡M。此外，如步骤S730所示，在致能期间，第j个页面缓冲器会依序驱动第N*(j_l)+1条位元线至第N*j条位元线，以逐一程序化电性连接特定字元线的记忆胞，j为整数且I ^ j ^ M0举例来说，倘若M = 3且N = 3，则在致能期间内，页面缓冲器231会逐一提供接地电压Vs4给位元线BLl BL3。此外，当页面缓冲器231提供接地电压Vs4给位元线BLl时，页面缓冲器231会将位元线BL2与BL3偏压在电源电压Vc4下。相似地，当页面缓冲器231提供接地电压Vs4给位元线BL2时，页面缓冲器231会将位元线BLl与BL3偏压在电源电压Vc4下。另ー方面，对页面缓冲器232而言，在致能期间内，其也会逐一提供接地电压Vs4给位元线BL4 BL6。此外，当页面缓冲器232提供接地电压Vs4给位元线BL4吋，页面缓冲器232会将位元线BL5与BL6偏压在电源电压Vc4下。以此类推，页面缓冲器233的操作。換言之，如步骤S731与步骤S732所示，在致能期间，第j个页面缓冲器会依序提供一接地电压Vs4给第N*(j-1)+1条位元线至第N*j条位元线，且第N*(j-1)+1条位元线至第N*j条位元线中未接收到接地电压Vs4的位元线将偏压在电源电压Vc4下。至于本实施例的细部流程已包含在上述各实施例中，故在此不予赘述。
综上所述，本发明是将每ー页面缓冲器各自电性连接3条以上的位元线，且每一页面缓冲器会在致能期间内逐一驱动各自所电性连接的位元线。藉此，记忆胞串列的等效总电容将可被降低，进而提升各个记忆胞串列的通道电压。此外，本发明在提升通道电压的过程中，并未提高传递电压的位准，因此不会导致传递扰动的増加。換言之，本发明可在兼顾传递扰动的情况下，降低记忆胞的程序扰动。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述掲示的 方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种快闪记忆体装置，其特征在于其包括 一记忆体阵列，包括多个记忆胞，并电性连接多条字元线与多条位元线； 一列解码器，在一致能期间驱动该些字元线中的一特定字元线；以及M个页面缓冲器，其中该些页面缓冲器将该致能期间划分成N个子期间，且该些页面缓冲器在第i个子期间驱动第i、i+N、i+2N、. . .、i+(M-l)*N条位元线，以对电性连接该特定字元线的该些记忆胞进行程序化，M为正整数，N为大于2的整数，i为整数且I < i < N。
2.根据权利要求I所述的快闪记忆体装置，其特征在于其中所述的记忆体阵列更电性连接一串选择线与一接地选择线，且该列解码器在该致能期间分别提供一电源电压与一接地电压至该串选择线与该接地选择线，并提供一程序电压至该特定字元线，并提供一传递电压至其余的该些字元线。
3.根据权利要求I所述的快闪记忆体装置，其特征在于其中在第i个子期间，该些页面缓冲器分别提供一接地电压至第i、i+N、i+2N.....i+(M-I) *N条位元线，并分别提供一电源电压至其余的该些位元线。
4.一种快闪记忆体装置的程序化方法，其特征在于其中该快闪记忆体装置包括电性连接至多条字元线与多条位元线的一记忆体阵列，且该记忆体阵列包括多个记忆胞，该快闪记忆体装置的程序化方法包括以下步骤 在一致能期间驱动该些字元线中的一特定字元线； 通过M个页面缓冲器将该致能期间划分成N个子期间，其中M为正整数，N为大于2的整数；以及 在第i个子期间驱动第i、i+N、i+2N.....i+(M-I) *N条位元线，以对连接该特定字元线的该些记忆胞进行程序化，其中i为整数且I < i < N。
5.根据权利要求4所述的快闪记忆体装置的程序化方法，其特征在于其中所述的记忆体阵列更电性连接一串选择线与一接地选择线，且在该致能期间驱动该些字元线中的该特定字元线的步骤包括 提供一电源电压至该串选择线； 提供一接地电压至该接地选择线； 提供一程序电压至该特定字元线；以及 提供一传递电压至其余的该些字元线。
6.根据权利要求4所述的快闪记忆体装置的程序化方法，其特征在于其中在第i个子期间驱动第i、i+N、i+2N、. . .、i+(M-I) *N条位元线的步骤包括 在第i个子期间，分别提供一接地电压至第i、i+N、i+2N.....i+(M-l)*N条位元线；以及 在第i个子期间，分别提供一电源电压至其余的该些位元线。
7.一种快闪记忆体装置，其特征在于其包括 一记忆体阵列，包括多个记忆胞，并电性连接多条字元线与多条位元线； 一列解码器，在一致能期间驱动该些字元线中的一特定字元线；以及M个页面缓冲器，每一该些页面缓冲器分别电性连接该些位元线中的N条位元线，其中，第j个页面缓冲器在该致能期间驱动第N*(j-1)+1条位元线至第N*j条位元线，以逐一程序化电性连接该特定字元线的该些记忆胞，M为正整数，N为大于2的整数，j为整数且K j < M。
8.根据权利要求7所述的快闪记忆体装置，其特征在于其中所述的记忆体阵列更电性连接一串选择线与一接地选择线，且该列解码器在该致能期间分别提供一电源电压与一接地电压至该串选择线与该接地选择线，并提供一程序电压至该特定字元线，以及提供一传递电压至其余的该些字元线。
9.根据权利要求7所述的快闪记忆体装置，其特征在于其中所述的第j个页面缓冲器在该致能期间依序提供一接地电压给第N*(j-1)+1条位元线至第N*j条位元线，且第N*(j_l)+1条位元线至第N*j条位元线中未接收到该接地电压的位元线偏压在一电源电压下。
10.一种快闪记忆体装置的程序化方法，其特征在于其中该快闪记忆体装置包括电性连接至多条字元线与多条位元线的一记忆体阵列，且该记忆体阵列包括多个记忆胞，该快闪记忆体装置的程序化方法包括以下步骤 在一致能期间驱动该些字元线中的一特定字元线； 通过该些位元线电性连接M个页面缓冲器，且每一该些页面缓冲器分别电性连接该些位元线中的N条位元线，其中M为正整数，N为大于2的整数；以及 在该致能期间，第j个页面缓冲器驱动第N*(j-1)+1条位元线至第N*j条位元线，以逐一程序化电性连接该特定字元线的该些记忆胞，j为整数且I < j < M。
11.根据权利要求10所述的快闪记忆体装置的程序化方法，其特征在于其中所述的记忆体阵列更电性连接一串选择线与一接地选择线，且在该致能期间驱动该些字元线中的该特定字元线的步骤包括 提供一电源电压至该串选择线； 提供一接地电压至该接地选择线； 提供一程序电压至该特定字元线；以及 提供一传递电压至其余的该些字元线。
12.根据权利要求10所述的快闪记忆体装置的程序化方法，其特征在于其中在该致能期间，第j个页面缓冲器驱动第N*(j-1)+1条位元线至第N*j条位元线的步骤包括 在该致能期间，第j个页面缓冲器依序提供一接地电压给第N*(j-1)+1条位元线至第N* j条位元线；以及 在该致能期间，第N*(j-1)+1条位元线至第N*j条位元线中未接收到该接地电压的位元线偏压在一电源电压下。
全文摘要
本发明是有关于一种快闪记忆体装置与其程序化方法。该快闪记忆体装置，包括记忆体阵列、列解码器、以及M个页面缓冲器，M为正整数。其中，记忆体阵列包括多个记忆胞，并电性连接多条字元线与多条位元线。列解码器在一致能期间驱动这些字元线中的一特定字元线。所述M个页面缓冲器将致能期间划分成N个子期间，N为大于2的整数。此外，所述M个页面缓冲器在第i个子期间驱动第i、i+N、i+2N、...、i+(M-1)*N条位元线，以对电性连接至特定字元线的记忆胞进行程序化，i为整数且1≤i≤N。本发明还提供了一种快闪记忆体装置的程序化方法。藉此本发明可以在兼顾传递扰动的情况下，降低记忆胞的程序扰动。
文档编号G11C16/02GK102682839SQ20111006572
公开日2012年9月19日 申请日期2011年3月16日 优先权日2011年3月16日
发明者刘注雍, 张耀文, 张馨文 申请人:旺宏电子股份有限公司