专利名称：一种记忆体的制作方法
技术领域：
本发明涉及一种快闪记忆体技术，特别是涉及一种在与非门组态中合适作为低电压程序化及擦除操作的快闪记忆体。
背景技术：
快闪记忆体是非挥发集成电路记忆体技术的一种。传统的快闪记忆体使用浮动栅极记忆胞。随着记忆装置的密度提升，浮动栅极记忆胞之间逾加靠近，储存在相邻浮动栅极中的电荷交互影响即会造成问题，因此形成限制，使得采用浮动栅极的快闪记忆体密度无法提升。另一种快闪记忆体所使用的记忆胞称为电荷捕捉记忆胞，其采用电荷捕捉层取代浮动栅极。电荷捕捉记忆胞是利用电荷捕捉材料，不会如浮动栅极造成个别记忆胞之间的相互影响，并且可以应用于高密度的快闪记忆体。
典型的电荷储存记忆胞包含一场效晶体管(FET)结构，其中包含由通道所分隔的源极与漏极，以及藉由一电荷储存结构而与通道分离的栅极，其中该电荷储存结构包含穿隧介电层、电荷储存层(浮动栅极或介电层)、与阻障介电层。较早的传统设计如SONOS装置，其中源极、漏极与通道形成于硅基材(S)上，穿隧介电层则由氧化硅(0)形成，电荷储存层由氮化硅形成(N)，阻障介电层由氧化硅(0)形成，而栅极则为多晶硅(S)。快闪记忆体装置通常可以使用与非门(NAND)或是或非门(NOR)架构来施作，但也可以是其他的架构，包括与门(AND)架构。其中与非门(NAND)架构特别因为其在资料储存应用方面的高密度及高速的优点而受到青睐。而或非门(NOR)架构则适合于例如是程序法储存等其他应用上，因为随机存取是重要的功能需求。在一与非门(NAND)架构中，程序化过程通常是依赖富勒-诺得汉(FN)穿隧，且需要高电压，通常是在20伏特数量级，且需要高电压晶体管来处理。此额外的高电压晶体管及搭配使用于逻辑和其他资料流的晶体管在同一集成电路中，会造成工艺的复杂性增加。如此则会增加此装置的制造成本。由此可见，上述现有的快闪记忆体在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的记忆体，以在与非门(NAND)架构中利用低电压即可程序化操作，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的快闪记忆体存在的缺陷，而提供一种新型结构的记忆体，所要解决的技术问题是使其在与非门(NAND)架构中利用低电压即可程序化操作，非常适于实用。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体，包含多个记忆胞串联安排于一半导体主体中；多条字元线，该多条字元线中的每一条字元线与该多个记忆胞中对应的记忆胞耦接；以及与该多条字元线耦接的控制电路。该控制电路适用于程序化该多个记忆胞中与一选取字元线对应的一选取记忆胞。该程序化藉由偏压该多个记忆胞的一第一及一第二端的一者至一设定电压；降低施加至该多个记忆胞的该第一及第二端的该一者的电压阶级自该设定电压至一位元线程序化电压；施加一导通电压至与未选取记忆胞所对应的字元线；以及施加一程序化电压至与该选取记忆胞所对应的该选取字元线。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆体，其中所述的半导体主体包含一淡掺杂基板区域。该淡掺杂基板区域的掺杂浓度小于或等于5xl012cnT2。该淡掺杂基板区域包括一 N-型态掺杂区域。前述的记忆体，其中每一个记忆胞包括一各自的电荷捕捉结构。该电荷捕捉结构可以形成于一淡掺杂基板区域之上。该电荷捕捉结构包括各自的通道氧化层，每一个通道氧化层的厚度小于90埃。
前述的记忆体，其中施加至该选取字元线的该程序化电压小于或等于17伏特。该导通电压是在3-8伏特范围间。前述的记忆体，其中施加该设定电压导致该半导体主体中的反转。前述的记忆体，其中偏压该多个记忆胞的第一及一第二端的一者的步骤是在一第一时间区间内进行，且其中降低该电压阶级、施加该导通电压以及施加该程序化电压的步骤是在该第一时间区间后的一第二时间区间内进行。前述的记忆体，其中进行偏压该多个记忆胞的第一及一第二端的一者的同时施加一接地电压阶级至该多个记忆胞的第一及一第二端的另一者以及至该多条字元线中的每一条。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆体，包含具有多个记忆胞的一第一串列串联安排于一半导体主体中；具有多个记忆胞的一第二串列串联安排于该半导体主体中；多条字元线，该多条字元线中的每一条字元线与该多个记忆胞中各自的该第一串列记忆胞之一及该第二串列记忆胞之一耦接；以及与该多条字元线耦接的控制电路。该控制电路适用于程序化该第一串列中与一选取字元线对应的一选取记忆胞。此程序化可以藉由以下步骤达成施加一位元线程序化电压至该第一串列记忆胞中的一第一及一第二端之一者；维持该第二串列记忆胞中的该第一及第二端两者在该接地阶级电压；施加一导通电压至与未选取记忆胞所对应的字元线；以及施加一程序化电压至与该选取记忆胞所对应的该选取字元线。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆体，其中所述的半导体主体包含一淡掺杂基板区域。该淡掺杂基板区域的掺杂浓度小于或等于5xl012cnT2。该淡掺杂基板区域包括一 N-型态掺杂区域。前述的记忆体，其中每一个记忆胞包括一各自的电荷捕捉结构。该电荷捕捉结构可以形成于一淡掺杂基板区域之上。该电荷捕捉结构包括各自的通道氧化层，每一个通道氧化层的厚度小于90埃。前述的记忆体，其中施加至该选取字元线的该程序化电压小于或等于17伏特。该导通电压是在3-8伏特范围间。前述的记忆体，其中施加一设定电压导致该半导体主体中的反转。
前述的记忆体，其中所述的控制电路更进一步组态为，在一第一时间区间内偏压该第一串列记忆胞中的第一及一第二端的一者至一设定电压，并且同时施加一接地电压阶级至该第一串列记忆胞中的第一及一第二端的另一者、该多条字元线中的每一条、以及该第二串列记忆胞中的第一及第二端两者。施加该位元线程序化电压、维持该第二串列记忆胞中的该第一及第二端两者在该接地阶级电压、施加该导通电压以及施加该程序化电压的步骤皆是在该第一时间区间后的一第二时间区间内进行。前述的记忆体，其中施加该位元线程序化电压包括降低施加至该第一串列记忆胞中的该第一及第二端的该一者的电压阶级自一设定电压至该位元线程序化电压。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明的记忆体至少具有下列优点及有益效果本发明的记忆体能够在与非门(NAND)架构中利用低电压即可程序化操作。综上所述，本发明是有关于一种记忆体，是一种包括与非门记忆胞串列的与非门记忆装置，其中每一个记忆胞包括一电荷捕捉结构形成于一淡掺杂基板区域之上。此与非门记忆胞的一选取记忆胞可以藉由施加一相对低的程序化电压与先前所施加的设定电压搭配而加以程序化，此设定电压是施加至基板而初始化反转。基板中的反转导致在包含于选取记忆胞通道中的电子变成热电子。其结果是，相对低的程序化电压可以使选取记忆胞的栅极具有足够能量的热电子以穿隧进入选取记忆胞的电荷捕捉结构中。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图IA和图IB是分别显示使用传统的程序化操作偏压的一选取与非门串列及一未选取与非门串列的剖面示意图。图IC是显示图IA和图IB中所示的与非门串列的简要示意图。图2A是显示根据本发明实施例的与非门快闪记忆串列一部分的剖面图。图2B是显示根据本发明实施例的与非门快闪记忆串列的示意图。图3是显示图2A及图2B的与非门串列的程序化操作时其操作信号的一范例的时序不意图。图4A及图4B是显示程序化电压与通道氧化层厚度的范例的示意图，其可以用来作为图2A及图2B中所示装置的特定应用。图4C是显示一实施例的记忆胞的简要剖面示意图，其显示出一范例的电荷捕捉结构的放大图。图5是显示传统与非门记忆串列与本发明的字元线WLO分布的比较示意图。图6是显示本发明在程序化操作时如何发生热载子注射的能带的示意图。图7是显示实验数据的结果，显示如何达成足够的临界电压Vt差异使得允许决定一记忆胞是否被程序化或擦除的示意图。图8是可应用本发明所描述的热载子注射程序化与非门快闪记忆体的集成电路的方框示意图。7、8:栅介电层9 电荷捕捉结构10 :半导体主体11、19:接点12-18:节点21 :接地选择线GSL22-27 :字元线 28:串列选择线SSL30:共同源极线CS31 :位元线32 :未选取位元线40 :淡掺杂基板区域101、103 :与非门串列210:集成电路212:与非门快闪记忆体214 :字元线/串列选择解码器及驱动器216 :字元线218 :位元线解码器220 :位元线222、226 :总线224 :感测放大器/资料输入结构234 :控制器(热载子注射程序化、FN擦除)236 :偏压调整供应电压228 :资料输入线230:其他电路232 :资料输出线
具体实施例方式为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的一种记忆体其具体实施方式
、结构、特征及其功效，详细说明如后。有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式
的说明，应当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。图IA和图IB是分别显示使用传统的程序化操作偏压的一选取与非门串列及一未选取与非门串列的剖面示意图。其中多个电荷捕捉快闪记忆胞串联在一起成为与非门串列，并进行FN穿隧程序化的偏压，其是在与非门快闪记忆体架构中的典型操作。图IC是显示图IA和图IB中所示的与非门串列的简要示意图。图IA显示了对一包括目标记忆胞(图IC中的记忆胞A)在一选取位元线上的与非门串列的偏压示意图，而图IB显示了对一位于未选取位元线上的与非门串列的偏压示意图。使用能隙工程SONOS电荷捕捉技术以实施与非门快闪记忆体的一技术可参阅Lue的美国专利第7315474号，其在此引为参考资料。与非门串列可以使用许多不同的组态实施，包括鳍形场效晶体管技术、浅沟渠隔离技术、垂直与非门技术等等。某些垂直与非门结构的范例，请参阅 Kim等人标题为"Non-volatile memory device,method of operating sameand method of fabricating the same"的欧洲专利第 EP2048709 号。请参阅图IA所示，此记忆胞形成于一半导体主体10中。对n通道记忆胞而言，半导体主体10可以是一个在半导体晶片的更深的n井内的隔离的p井。替代地，半导体主体10可以由绝缘层或是其他类似地方式隔离。某些实施例可以使用P通道记忆胞，其中半导体主体10中的掺杂是n型。多个快闪记忆胞可以安排成沿着一个与字元线方向正交的位元线方向排列的串 列。字元线22-27沿伸通过一些平行的与非门串列。节点12-18是由半导体主体中的n型区域(对n通道装置而言)，且作为记忆胞的源/漏极区域。一个由金属氧化物半导体晶体管形成的第一切换开关具有一栅极于接地选择线GSL 21中，其连接于具有第一字元线22 (图IC中的WL0)的对应记忆胞与由半导体主体10中的n型区域形成的一接点11之间。此接点11与共同源极线CS 30连接。一个由金属氧化物半导体晶体管形成的第二切换开关具有一栅极于串列选择线SSL 28中，其连接于具有最后字元线27的对应记忆胞与由半导体主体10中的n型区域成的一接点19之间。此接点19与位元线BL 31连接。在此例示实施例中的第一及第二切换开关是金属氧化物半导体晶体管，此范例中具有二氧化硅的栅介电层7和8。在此例示中，为了简化起见此串列中具有六个记忆胞。在典型的组态中，一个与非门串列可以包含16、32或更多个记忆胞串联安排。这些记忆胞所对应的字元线22-27具有电荷捕捉结构9于字元线与半导体主体10中通道区域之间。此记忆胞中的电荷捕捉结构9可以是介电电荷捕捉结构、浮动栅极电荷捕捉结构、或是其他合适的作为使用此处所描述技术来程序化的快闪记忆体结构。此外，在与非门快闪结构的实施例中已经开发出没有接面的形态，其中节点13-17，且选择性地包括节点12和18可以自此结构中省略。图IA显示了一现有习知技术的与非门(NAND)架构快闪记忆体的剖面图，其是诱发FN穿隧以对与字元线24对应的记忆胞进行程序化的偏压的示意图。根据此处所显示的偏压，接地选择线GSL偏压至大约为OV而共同源极线接地，使得与接地选择线GSL 21对应的第一切换开关是关闭的，且串列选择线SSL偏压至约VCC而所选取位元线也是接地的，使得与串列选择线SSL 28对应的第二切换开关是开启的。在这些条件下，与与非门串列相关的区域33中的半导体主体是预充电至约0V。此选取字元线24被偏压至一高电压程序化阶级V-PGM，在某些实施例中可以高达20-22伏特的数量级。选择如此高的电压足以导致主体10中的热电子穿隧进入所选取记忆胞的电荷捕捉结构9中。同时，未选取字元线22、23、25-27被偏压至一导通电压V-PASS，其是比V-PGM还小于一个可以抑制此串列中未选取记忆胞的程序化的电压。举例而言，记忆胞C的栅极自字元线25接收导通电压V-PASS，且虽然记忆胞C具有被设定为程序化的一主体区域，此低的导通电压V-PASS仍足以干扰记忆胞C的程序化过程。图IB显示了一现有习知技术的与非门(NAND)架构快闪记忆体的剖面图，其是对分享图IA中字元线22-27的与非门串列未选取位元线的偏压示意图。由图中可以发现，所有字元线、接地选择线GSL与串列选择线SSL皆与图IA所示的偏压相同。类似地，共同源极线30也是接地的。然而，未选取的位元线偏压至约为VCC的阶级。如此会将第二切换开关关闭，其与串列选择线SSL对应，且将区域35中的半导体主体与未选取的位元线BL 32解除耦接。其结果是，区域35中的半导体主体会由施加至字元线22-27电压所产生的电容耦合自我压升，其可以防止足以干扰未选取与非门串列的记忆胞中电荷捕捉结构的电场形成。根据电容性自我压升的所谓的递增步进脉冲程序化(ISSP)操作是业界所熟知的。图IA-图IC中所描述的程序化操作虽然可以有效率，但是其仍具有某些缺点。一个问题是程序化电压阶级V-PGM需要如此的高电压阶级(例如20-22伏特)。如此的高电压需要会对某些记忆装置的半导体结构造成设计上的限制，而使得半导体结构的微缩变得很困难。
例如图IA-图IC中所描述的传统程序化操作的另一个问题是其仅允许导通电压V-PASS很小范围的变动以防止干扰。另一方面，假如导通电压V-PASS太低的话，则不会有足够的电容耦合效应来对例如图IB中所示的未选取与非门串列升压，而会对与目标记忆胞(图IC中的记忆胞A)分享字元线的记忆胞(图IC中的记忆胞B)产生干扰。另一方面，假如导通电压V-PASS太高的话，则可能会在选取与非门串列中的未选取记忆胞(图IC中的记忆胞C)产生热载子注射。其结果是，导通电压V-PASS必须小心地控制在介于其上下边界之间。举例而言，典型的导通电压V-PASS范围是介于9-11伏特之间。如此严谨的控制会因为工艺或环境变动等因素而十分困难。如此传统程序化操作的另一个问题是有时候会发生所谓的栅极诱发漏极漏电(GIDL)问题，举例而言在接地选择线GSL与字元线WLO的记忆胞之间的接面发生。此栅极诱发漏极漏电(GIDL)问题是难以避免的，且会在装置微缩后变得更严重。传统与非门记忆装置及程序化操作的这些及其他的缺点可以藉由使用本发明所描述的装置及方法加以克服。一种改良的与非门记忆装置可以具有与图IA和图IB中类似的与非门记忆胞达成，其中每一个记忆胞包括一个电荷捕捉结构于掺杂源极/漏极区域之间。然而，此处所揭露的与非门记忆胞最好是形成于淡掺杂基板区域之上，举例而言，具有掺杂浓度小于5X1012CnT2，最好是大于零使得存在有少量的杂质。此淡掺杂基板允许在较低电压阶级的反转。通常而言，此与非门记忆胞是N型装置，虽然P型装置或许也可行且可以由熟习本技艺的技术人员根据本发明的精神来实施。总而言之，本发明揭露的主要是专注于N型装置。在N型装置中，源极/漏极区域包含N+掺杂区域，例如形成作为埋藏扩散区域。在如此的情况中，淡掺杂区域是N-型态掺杂，如此可帮助电子反转。此外，此处所揭露的记忆装置及程序化操作可以允许降低程序化电压阶级V-PGM，例如程序化电压阶级V-PGM可以小于等于17伏特。举例而言，程序化电压阶级V-PGM可以在13V彡V-PGM彡17V之间达成。在此处所描述的装置及程序化操作中，通道电位(Vch)可以因为非常低的基板掺杂而被升压至程序化电压阶级V-PGM的0. 6倍或0. 7倍。举例而言，13V的程序化电压可以将通道电位升压至大约是7或8V，其可以诱发热载子注入记忆胞的储存节点。其结果是，可以使用一个较小的导通电压V-PASS，举例而言，在3V< V-PASSS8V之间，其可以帮助抑制栅极诱发漏极漏电(GIDL)。此外，程序化和读取操作可以使用相同的导通电压V-PASS。图2A和图2B是显示本发明与非门快闪记忆装置的一个实施例。图2A是显示将多个介电电荷捕捉快闪记忆胞串联安排形成与非门串列的一部分的剖面图，而图2B是显示包括图2A所示的记忆胞的与非门串列101和103的示意图。此与非门串列101和103包括第一及第二切换开关，分别与接地选择线GSL和串列选择线SSL对应，其类似于图IA和图IB所示，每一个都是由金属氧化物半导体晶体管形成，此晶体管具有栅极连接于一记忆胞与接点之间，其中此接点由一 n型区域形成于半导体主体10内所构成。此状况中的接地选择线GSL，此接点可以与共同源极线CS连接；此状况中的串列选择线SSL,此接点可以与位元线BL连接。请参阅图2A所示,每一个记忆胞与各自的字元线WL连接,例如图2A中所示的字元线23-25。这些记忆胞每一个也包括各自的电荷捕捉结构9介于字元线WL与半导体主体10内的通道区域之间。对n通道记忆胞而言，半导体主体10可以是一个于半导体晶片的更深的n井内的隔离的p井。替代地，半导 体主体10可以由绝缘层或是其他类似地方式隔离。某些实施例可以使用p通道记忆胞，其中半导体主体10中的掺杂是n型。多个快闪记忆胞安排成沿着一个与字元线方向正交的位元线方向排列的串列。字元线WL沿伸通过一些平行的与非门串列。例如是图2A中所示的节点14-15，是由半导体主体10中的n型区域(对n通道装置而言)形成，且作为记忆胞的源/漏极区域。在此例示中，为了简化起见此串列中具有六个记忆胞。在典型的组态中，一个与非门串列可以包含16、32或更多个记忆胞串联安排。这些记忆胞所对应的字元线WL0-WL5具有电荷捕捉结构9于字元线与半导体主体10中通道区域之间。必须注意的是，图2A中所示的记忆装置可以包括淡掺杂基板区域40以擦除例如是n型通道装置中的电子的少数载子的反转。换句话说，反转过程可以在与传统没有淡掺杂基板区域40的装置相较相对更低的电压阶级发生。此淡掺杂基板区域40可以掺杂与源/漏极区域14和15相同的导电型态。举例而言，对一 n通道装置，此淡掺杂基板区域40可以是n-掺杂区域。对包括淡掺杂基板区域40的实施例，此淡掺杂区域可以具有掺杂浓度小于等于5X1012cm_2。此淡掺杂区域40可以使用例如是已知的扩散工艺方式形成。此记忆胞中的电荷捕捉结构9可以是介电电荷捕捉结构、浮动栅极电荷捕捉结构、或是其他合适作为使用此处所描述技术来程序化的快闪记忆体结构。此外，与非门快闪结构的实施例中已经开发出没有接面的形态，其中节点13-17，且选择性地包括节点12和18可以自此结构中省略。图2B显示了本发明所揭露的将多个介电电荷捕捉快闪记忆胞串联安排形成与非门串列101和103，及其程序化操作时偏压的示意图。在图2B中，与非门串列101是一选取记忆串列，其包括一目标记忆胞(记忆胞A)于字元线WL2上以进行程序化操作。与非门串列103是一未选取记忆串列与一未选取位元线BLl连接。与图IC相比较，可以发现在图2B中的程序化位元线与程序化干扰位元线电压是与图IC中的相反。图3是显示图2A及图2B的与非门串列101的程序化操作时其操作信号的一范例的时序示意图。更具体而言，图3中显示了未选取字元线信号105、选取字元线信号106、串列选择线SSL信号107及接地选择线GSL信号108。为了程序化目标记忆胞A，未选取字元线信号105施加至未选取字元线WLO、WLl和WL3-WL5，选取字元线信号106施加至选取字元线WL2，串列选择线SSL信号107自位元线BLO通过串列选择切换开关施加至基板，而接地选择线GSL信号108自共同源极线CS通过接地选择切换开关施加至基板。在时间t0时，与非门串列101是在准备状态，其信号105到108皆设定为0V。在时间tl时或之前，程序化操作被举例而言根据已知记忆体控制系统藉由内部命令而初始启动。在响应时,如图2B所示,施加一个约为Vcc的电压至串列选择线SSL,开启此串列选择切换开关，且施加< OV的电压至接地选择线GSL，关闭此接地选择切换开关。在时间tl时，串列选择线SSL信号107包括一设定脉冲111通过位元线BLO施加至选取与非门串列101的基板。此设定脉冲111超出Vcc —个预定的值，举例而言，某些电压范围在串列选择线SSL的临界电压< Vcc <设定脉冲111。此设定脉冲111创造的一种情况是其中串列选择切换开关的漏极电压较栅极处更高，具有将电子吸入通道区域的效果，换句话说，其在此选取串列中初始此反转过程。应注意的是此效应并不会在未选取串列103发生，其中位元线BLl是施加0V。
在时间t2时，当施加程序化电压至记忆胞A的选取字元线WL2时，记忆胞A靠近或通道中的热电子被拉至记忆胞A的电荷捕捉结构9中。必须注意的是图3中的电压阶级并未依比例绘制，且必须理解V-PGM > V-PASS。在时间t2时，V-PASS施加至未选取的记忆胞，但是V-PASS并没有强到允许热电子可以克服被捕捉至例如是记忆胞B和C的未选取记忆胞中的电荷捕捉结构9所需的能障高度。最后，在时间t3时，所有的电压皆回到OV且此程序化操作完成。熟习本技艺技术人员应当可以理解在某些介于t2和t3之间的时段中可以选取允许适当的时间使热电子穿隧进入电荷捕捉结构9中，且可以根据不同的因素例如是装置尺寸及材料而变动。接着，请参阅图4A及图4B所示，这些图是显示程序化电压与通道氧化层厚度的范例的示意图，其可以用来作为图2A及图2B中所示装置的特定应用。举例而言,如图4A所示，在某些实施例中，大约17V的程序化电压可以作为V-PGM，且导通电压V-PASS大约是
7-13V。如图4A所示，显著数目的电子被注入选取记忆胞A的电荷捕捉结构9中，而未选取记忆胞B仅有少数。图4C是显示一实施例的记忆胞的简要剖面示意图，其显示出与字元线24相关记忆胞的范例电荷捕捉结构9的放大图。其他的记忆胞与图4C中所示的相同，所以为了简化起见仅显示一个记忆胞。此电荷捕捉结构9包括一通道氧化层9c直接位于基板10之上，或是更具体而言，在基板的淡掺杂区域40之上。之后，一浮动栅极(电荷储存)层9b直接提供于通道氧化层9c之上。一阻挡介电层9a直接提供于浮动栅极层9b之上。控制栅极24则直接位于阻挡介电层9a之上。如此，举例而言，此电荷捕捉结构9可以使用硅-氧化硅-氮化硅-氧化硅-硅(SONOS)的结构形成。然而，也可以使用其他的电荷捕捉结构。图4B显示了本发明程序化操作可以有益地允许相对厚的通道氧化层形成于图2A及图2B中所示记忆胞的电荷捕捉结构9。举例而言，通道氧化层9c的厚度T9c可以是在79到91埃的范围间。较厚的通道氧化层可以需要略长的程序化时间(例如图3中较长的时间于t2和t3之间)，所以最好是T9c厚度小于90埃。然而，具有较厚通道氧化层的记忆胞可以有较长保存时间的优点，所以也可以使用其他的厚度。图5是显示传统与非门记忆串列与本发明的字元线WLO分布的比较示意图。如图5所示，因为本发明的与非门快闪记忆装置具有较传统与非门记忆装置更低的程序化电压V-PGM及导通电压V-PASS电压阶级，本发明的与非门快闪记忆装置可以因为消除栅极诱发漏极漏电(GIDL)而具有显著減少字元线WLO分布的优点仍能足以产生热载子于此区域中。图6是显示本发明选取记忆胞A在程序化操作时如何发生热载子注射的能带的示意图。必须注意图6所显示的电子注射，因为其是在N型通道装置中发生。熟知此技艺人士可以理解在P型通道装置中是电洞注射。于程序化操作时，较高的串列选择脉冲111提供能量给基板中的电子，包括在淡掺杂基板区域40中的电子。能带间穿隧使电子加速，且这些电子变成热电子。施加程序化电压V-PGM吸弓丨这些热电子，提供足够的能量以克服通道氧化层中的能障，使得热电子注射进入浮动栅极(FG)层。图7是显示实验数据的结果，显示如何达成足够的临界电压Vt差异使得允许决定一记忆胞是否被程序化或擦除的示意图。举例而言，在图7中，因为其间的临界电压差值大约是3. 5V而可以将擦除记忆胞B自记忆胞A中分辨出来。
图8是是可应用本发明所描述的热载子注射程序化与非门快闪记忆体的集成电路的方框示意图。此集成电路210包括使用电荷捕捉或是浮动栅极记忆胞的ー记忆体阵列212，其形成于举例而言，一半导体基板之上。字元线及串列选择解码器及驱动器(包括合适的驱动器)214与多条字元线216、串列选择线、和接地选择线耦接且电性连通，且沿着与非门快闪记忆体212的列方向排列。位元线(行)解码器218与夺条位元线220电性连通且沿着与非门快闪记忆体212的行方向排列，以自与非门快闪记忆体212的记忆胞读取资料或写入资料至其中。地址是由总线222提供给字元线及串列选择解码器及驱动器214与位元线解码器218。方框224中的感测放大器与资料输入结构，包括读取、程序化及擦除模式的电流源，经由资料总线226与位元线解码器218耦接。资料由集成电路210上的输入/输出端ロ提供给资料输入线228，或者由集成电路210其他内部/外部的资料源，输入至方框224中的资料输入结构。其他电路230包含于集成电路210之内，例如泛用目的处理器或特殊目的应用电路，或是模块组合以提供由阵列所支援的系统单晶片功能。资料由方框224中的感测放大器，经由资料输出线232，提供至集成电路210，或提供至集成电路210内部/外部的其他资料终端。在本实施例中所使用的控制器234，使用了偏压调整状态机构，控制了偏压调整供应电压及偏压调整供应电压236的应用，例如读取、程序化、擦除、擦除确认以及程序化确认电压或电流施加于字元线或位元线上，并使用存取控制流程控制了字元线/源极线的操作。该控制器也应用切換序列来诱发此处所描述的热载子程序化。控制器234可以使用业界所熟知的特殊功能逻辑电路来实施。在替代实施例中，该控制器234包括了通用目的处理器，其可使用在同一集成电路，以执行一电脑程序而控制装置的操作。在又一实施例中，该控制器234是由特殊目的逻辑电路与通用目的处理器组合而成。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述掲示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种记忆体，其特征在于其包含 多个记忆胞串联安排于一半导体主体中； 多条字元线，该多条字元线中的每一条字元线与该多个记忆胞中对应的记忆胞耦接；以及 控制电路，与该多条字元线耦接，该控制电路适用于藉由下列步骤程序化该多个记忆胞中与一选取字元线对应的一选取记忆胞 偏压该多个记忆胞的一第一及一第二端的一者至一设定电压； 降低施加至该多个记忆胞的该第一及第二端的该一者的电压阶级自该设定电压至一位元线程序化电压； 施加一导通电压至与未选取记忆胞所对应的字元线；以及 施加一程序化电压至与该选取记忆胞所对应的该选取字元线。
2.根据权利要求I所述的记忆体,其特征在于其中所述的半导体主体包含一淡掺杂基板区域。
3.根据权利要求2所述的记忆体，其特征在于其中所述的淡掺杂基板区域的掺杂浓度小于或等于5x IO12CnT2。
4.根据权利要求2所述的记忆体，其特征在于其中所述的淡掺杂基板区域包括一N-型态掺杂区域。
5.根据权利要求I所述的记忆体，其特征在于其中所述的多个记忆胞中的每一个记忆胞包括一各自的电荷捕捉结构。
6.根据权利要求5所述的记忆体，其特征在于其中所述的电荷捕捉结构形成于一淡掺杂基板区域之上。
7.根据权利要求5所述的记忆体，其特征在于其中所述的电荷捕捉结构包括各自的通道氧化层，每一个通道氧化层的厚度小于90埃。
8.根据权利要求I所述的记忆体，其特征在于其中施加至该选取字元线的该程序化电压小于或等于17伏特。
9.根据权利要求8所述的记忆体，其特征在于其中所述的导通电压是在3-8伏特范围间。
10.根据权利要求I所述的记忆体，其特征在于其中施加该设定电压导致该半导体主体中的反转。
11.根据权利要求I所述的记忆体，其特征在于其中偏压该多个记忆胞的第一及一第二端的一者的步骤是在一第一时间区间内进行，且其中降低该电压阶级、施加该导通电压以及施加该程序化电压的步骤是在该第一时间区间后的一第二时间区间内进行。
12.根据权利要求I所述的记忆体，其特征在于其中进行偏压该多个记忆胞的第一及一第二端的一者的同时施加一接地电压阶级至该多个记忆胞的第一及一第二端的另一者以及至该多条字元线中的每一条。
13.—种记忆体，其特征在于其包含 具有多个记忆胞的一第一串列串联安排于一半导体主体中； 具有多个记忆胞的一第二串列串联安排于该半导体主体中； 多条字元线，该多条字元线中的每一条字元线与该多个记忆胞中各自的该第一串列记忆胞之一及该第二串列记忆胞之一耦接；以及 控制电路，与该多条字元线耦接，该控制电路适用于藉由下列步骤程序化该多个记忆胞的该第一串列中与一选取字元线对应的一选取记忆胞 施加一位元线程序化电压至该第一串列记忆胞中的一第一及一第二端的一者； 维持该第二串列记忆胞中的该第一及第二端两者在该接地阶级电压； 施加一导通电压至与未选取记忆胞所对应的字元线；以及 施加一程序化电压至与该选取记忆胞所对应的该选取字元线。
14.根据权利要求13所述的记忆体，其特征在于其中所述的半导体主体包含一淡掺杂基板区域。
15.根据权利要求14所述的记忆体，其特征在于其中所述的淡掺杂基板区域的掺杂浓度小于或等于5xl012cm_2。
16.根据权利要求14所述的记忆体，其特征在于其中所述的淡掺杂基板区域包括一N-型态掺杂区域。
17.根据权利要求13所述的记忆体，其特征在于其中所述的多个记忆胞中的每一个记忆胞包括一各自的电荷捕捉结构。
18.根据权利要求17所述的记忆体，其特征在于其中所述的电荷捕捉结构形成于一淡掺杂基板区域之上。
19.根据权利要求17所述的记忆体，其特征在于其中所述的电荷捕捉结构包括各自的通道氧化层，每一个通道氧化层的厚度小于90埃。
20.根据权利要求13所述的记忆体，其特征在于其中施加至该选取字元线的该程序化电压小于或等于17伏特。
21.根据权利要求20所述的记忆体，其特征在于其中所述的导通电压系在3-8伏特范围间。
22.根据权利要求13所述的记忆体，其特征在于其中所述的控制电路更进一步组态为，在一第一时间区间内偏压该第一串列记忆胞中的第一及一第二端的一者至一设定电压，并且同时施加一接地电压阶级至该第一串列记忆胞中的第一及一第二端的另一者、该多条字元线中的每一条、以及该第二串列记忆胞中的第一及第二端两者。
23.根据权利要求22所述的记忆体，其特征在于其中施加该位元线程序化电压、维持该第二串列记忆胞中的该第一及第二端两者在该接地阶级电压、施加该导通电压以及施加该程序化电压的步骤皆是在该第一时间区间后的一第二时间区间内进行。
24.根据权利要求13所述的记忆体，其特征在于其中施加该位元线程序化电压包括降低施加至该第一串列记忆胞中的该第一及第二端的该一者的电压阶级自一设定电压至该位元线程序化电压。
全文摘要
本发明是有关于一种记忆体，是一种包括与非门记忆胞串列的与非门记忆装置，其中每一个记忆胞包括一电荷捕捉结构形成于一淡掺杂基板区域之上。此与非门记忆胞的一选取记忆胞可以藉由施加一相对低的程序化电压与先前所施加的设定电压搭配而加以程序化，此设定电压是施加至基板而初始化反转。基板中的反转导致在包含于选取记忆胞通道中的电子变成热电子。其结果是，相对低的程序化电压可以使选取记忆胞的栅极具有足够能量的热电子以穿隧进入选取记忆胞的电荷捕捉结构中。
文档编号G11C16/08GK102768858SQ20111012075
公开日2012年11月7日 申请日期2011年5月4日 优先权日2011年5月4日
发明者古绍泓, 杨怡箴 申请人:旺宏电子股份有限公司