专利名称：半导体器件的高电压控制电路的制作方法
技术领域：
示例性实施例涉及半导体器件的高电压控制电路，更具体而言涉及能够在较低电压下被驱动的半导体器件的高电压控制电路。
背景技术：
半导体器件要求比输入电源电压高的泵浦电压，而为了将所述电压传送给相关的电路或元件，需要高电压控制电路。图1是已知的半导体器件的高电压控制电路的电路图。参见图1，当执行传输高电压的操作时，反相器IVl和IV2将具有逻辑高电平的输入信号缓冲，并将经缓冲的信号输出作为逻辑高电平的信号。NMOS晶体管NMOS和高电压匪OS晶体管HNMOS响应于第一控制信号B来将从反相器IV2输出的具有逻辑高电平的信号传输到输出端子NA。因此，输出端子NA的电位因逻辑高电平的信号的电位而提高。从反相器IVl输出的第二控制信号C使高电压PMOS晶体管HPMOS导通。输出端子NA的电位被输入到负电压晶体管NNMOS的栅极，负电压晶体管NNMOS因此而导通。因此，高电压VPP被提供给输出端子NA。当执行切断高电压的传输的操作时，反相器IVl和IV2将具有逻辑低电平的输入信号A缓冲，并将经缓冲的信号输出作为逻辑低电平的信号。NMOS晶体管NMOS和高电压 NMOS晶体管HNMOS响应于第一控制信号B而导通。此时，输出端子NA的电流经由NMOS晶体管NMOS、高电压匪OS晶体管HNMOS和反相器IV2而放电。已知的高电压控制电路不能在电源电压为2. 3V或1. 8V的低电压器件中正常操作。这是因为，当执行切断高电压的传输的操作时，为了关断高电压PMOS晶体管HPM0S，必须要提供具有高电压电平的第二控制信号C。由于在电源电压为2. 3V或1. 8V的低电压器件中产生的是2. 3V或1. 8V的第二控制信号C，因此高电压PMOS晶体管HPMOS没有完全关断，并且有一些电流流经高电压PMOS晶体管HPM0S。因此，2. 5V或2. 8V的电位可能被传送到输出端子NA。
发明内容
示例性实施例涉及半导体器件的高电压控制电路，其中，在使用较低电源电压的低电压器件的高电压控制电路中形成了用于将高电压传输到输出端子的多个晶体管，由此，即使在切断高电压的操作中，所述多个晶体管没有被较低的电源电压完全关断，仍可以防止高电压被提供给输出端子。
根据本发明的一个方面，一种示例性的半导体器件的高电压控制电路包括输出节点控制电路，所述输出节点控制电路被配置为响应于输入信号来设置输出端子的初始电位或者对输出端子的电位进行放电；以及高电压供应电路，所述高电压供应电路包括串联耦接在输出端子与用于供应高电压的供应端子之间的加速单元和电位控制单元。加速单元响应于输出端子的电位而操作，而电位控制单元响应于输入信号而操作。当执行切断向输出端子传输高电压的操作时，电位控制单元的阈值电压值可以防止经由加速单元提供的电流被提供给输出端子。根据本发明的另一个方面，一种示例性的半导体器件的高电压控制电路包括输出节点控制电路，所述输出节点控制电路被配置为控制输出端子的电位；以及高电压供应电路，所述高电压供应电路包括串联耦接的多个高电压晶体管，并且被配置为当执行传输高电压的操作时，经由高电压晶体管将高电压传送至输出端子。当执行切断高电压的传输的操作时，高电压供应电路基于高电压晶体管的阈值电压来切断高电压向输出端子的传输。根据本发明的又一个方面，一种示例性的半导体器件的高电压控制电路包括初始节点控制电路，所述初始节点控制电路被配置为设置输出端子的初始电位；高电压传输电路，所述高电压传输电路被配置为响应于输入信号而将高电压传输至输出端子；以及放电电路，所述放电电路被配置为从输入信号被禁止起经过一定的时间之后将输出端子的电压放电。
图1是已知的半导体器件的高电压控制电路的电路图；图2是根据本发明一个示例性实施例的半导体器件的高电压控制电路的电路图；图3是根据本发明另一个示例性实施例的半导体器件的高电压控制电路的电路图；图4是根据本发明又一个示例性实施例的半导体器件的高电压控制电路的电路图；图5是根据本发明再一个示例性实施例的半导体器件的高电压控制电路的电路图；以及图6是根据本发明又再一个示例性实施例的半导体器件的高电压控制电路的电路图。
具体实施例方式下面将参考附图详细描述本发明的一些示例性实施例。提供这些附图是为了使本领域普通技术人员能理解本发明的实施例的范围。图2是根据本发明一个示例性实施例的半导体器件的高电压控制电路的电路图。参见图2，根据本发明一个示例性实施例的半导体器件的高电压控制电路100包括高电压供应电路110和输出节点控制电路120。高电压供应电路110包括多个反相器IVl 1、IV12、加速单元DHVNl 1、以及电位控制单元HPMll、HPMl2。加速单元DHVNll由负电压晶体管形成，并且电位控制单元由相应的高电压PMOS晶体管HPMl 1、HPMl2形成。反相器IVll与反相器IV12串联耦接。反相器IVll通过将输入信号A反相来产生第一控制信号B。反相器IV12通过将第一控制信号B反相来产生第二控制信号C。负电压晶体管DHVNll和多个高电压PMOS晶体管HPM11、HPMl2串联耦接在高电压供应端子 VBLC与输出端子Q3之间。负电压晶体管DHVNll根据输出端子Q3的电位而导通或关断，并且被配置为将从高电压供应端子VBLC接收的高电压提供给高电压PMOS晶体管HPM11。负电压晶体管DHVNll是具有负阈值电压值的晶体管，并且优选地由耗尽型高电压NMOS晶体管形成。多个高电压PMOS晶体管HPM11、HPM12响应于第二控制信号C而将从负电压晶体管DHVNll接收的高电压传送给输出端子Q3。尽管图2示出的是两个高电压PMOS晶体管 HPM11、HPM12，但是可以串联耦接两个或更多个高电压PMOS晶体管。输出节点控制电路120包括多个NMOS晶体管匪11和匪12。NMOS晶体管匪11耦接在接地电源Vss与反相器IVll和反相器IV12之间的节点 Ql之间，并且被配置为响应于输入信号A而将节点Ql的电位放电。NMOS晶体管匪12耦接在节点Ql与输出端子Q3之间，并且被配置为响应于第三控制信号D而将第一控制信号B 的电位传送给输出端子Q3，或者经由NMOS晶体管匪11将输出端子Q3的电位放电。下面参照图2描述根据本发明的本示例性实施例的半导体器件的高电压控制电路的操作。下面首先描述将高电压传送给输出端子Q3的操作。输入信号A从逻辑高电平转变为逻辑低电平。响应于此，反相器IVll产生具有逻辑高电平的第一控制信号B，而反相器IV12产生具有逻辑低电平的第二控制信号C。此时， 提供具有逻辑高电平的第三控制信号D，于是第一控制信号B被传送给输出端子Q3。因此， 输出端子Q3的电位上升到第二控制信号B的电位减去NMOS晶体管匪12的阈值电压Vth 所得的值。例如，在使用电源电压为2. 3V或1. 8V的低电压半导体器件中，所述低电压半导体器件的输出端子Q3的电位上升到2. 3V或1. 8V减去NMOS晶体管的阈值电压值Vth所得的值(即，输出端子Q3上升到2. 3-Vth或1. 8-Vth)。负电压晶体管DHVNll响应于输出端子Q3的电位而将从高电压供应端子VBLC接收的高电压传送到高电压PMOS晶体管HPMll的源极。高电压PMOS晶体管HPMll和高电压 PMOS晶体管HPM12响应于具有逻辑低电平的第二控制信号C而导通，因而将所述高电压传送至输出端子Q3。因此，输出端子Q3的电位上升为高于初始电位，从而增加了流经负电压晶体管DHVNll的电流量。因此，输出端子Q3的电位逐渐上升到高电压供应端子VBLC所接收的高电压的电位。接着，高电压的输出电压BLCWL经由输出端子Q3输出。当高电压传输操作变为切断高电压的传输的操作时，输入信号A的逻辑低电平转变为逻辑高电平。响应于此，反相器IVll产生具有逻辑低电平的第二控制信号B，而反相器IV12产生具有逻辑高电平的第三控制信号C。此时，NMOS晶体管匪12响应于具有逻辑高电平的第三控制信号D而导通。另外，NMOS晶体管匪11响应于具有逻辑高电平的输入信号A而导通。因此，输出端子Q3的电位利用接地电源Vss被放电。负电压晶体管DHVNll响应于输出端子Q3的电位来减少经由高电压供应端子VBLC 提供的高电压的电流量。例如，在负电压晶体管DHVNll的阈值电压值为-2. 8V的情况下，即使输出端子Q3的电位被放电至0V，但是负电压晶体管DHVNll与高电压PMOS晶体管HPMll之间的节点仍具有2. 8V的电压值。高电压PMOS晶体管HPMll和HPM12应响应于具有逻辑高电平的第二控制信号C而关断，以使得提供给输出端子Q3的高电压被完全切断。然而， 在半导体器件使用2. 3V或1. 8V的电源电压的情况下，第二控制信号C的电位的最大值为 2.3乂或1.8￥。因此，高电压PMOS晶体管HPMll并未完全关断，而是传输少量的正电流。然而，流经高电压PMOS晶体管HPMll的电流被高电压PMOS晶体管HPMl2切断，于是电流不会被提供至输出端子Q3。换言之，在本实施例中，当执行切断高电压的传输的操作时，用于传输高电压的多个高电压PMOS晶体管被用来完全阻断提供至输出端子Q3的高电压。因此， 半导体器件可以稳定地操作。根据本发明的本实施例的半导体器件的高电压控制电路可以应用在快闪存储器件的块译码器电路中。也就是说，可以通过使用块地址信号的译码信号作为输入信号A来切换用于选择存储块的具有高电压的块选择信号BLCWL。图3是根据本发明另一个示例性实施例的半导体器件的高电压控制电路的电路图。参见图3，根据本发明另一个示例性实施例的半导体器件的高电压控制电路200 包括高电压供应电路210和输出节点控制电路220。高电压供应电路210包括多个反相器1￥21、1￥22、加速单元0^^21、以及电位控制单元HPM21、HPM22。加速单元由负电压晶体管DHVN21形成，而电位控制单元由各个高电压 PMOS 晶体管 HPM21、HPM22 形成。反相器IV21和反相器IV22串联耦接。反相器IV21通过将输入信号A反相来产生第一控制信号B。反相器IV22通过将第一控制信号B反相来产生第二控制信号C。负电压晶体管DHVN21和多个高电压PMOS晶体管HPM21、HPM22串联耦接在高电压供应端子VBLC 与输出端子Q5之间。负电压晶体管DHVN21响应于输出端子Q5的电位而导通或关断，并且被配置为将从高电压供应端子VBLC接收的高电压提供给高电压PMOS晶体管HPM21。负电压晶体管DHVN21是具有负阈值电压值的晶体管，并且优选地可以由耗尽型高电压NMOS晶体管形成。高电压PMOS晶体管HPM21响应于第二控制信号C而将从负电压晶体管DHVN21 接收的高电压传送给高电压PMOS晶体管HPM22的源极。高电压PMOS晶体管HPM22响应于输入信号A而将从高电压PMOS晶体管HPM21接收的高电压传送给输出端子Q5。虽然图3 示出的是两个高电压PMOS晶体管HPM21、HPM22，但是两个或更多个高电压PMOS晶体管可以被串联耦接并且响应于第二控制信号B或输入信号A而操作。输出节点控制电路220包括多个匪OS晶体管匪21和匪22。NMOS晶体管匪21耦接在接地电源Vss与反相器IV21和反相器IV22之间的节点 Q4之间，并且被配置为响应于输入信号A而将节点Q4的电位放电。NMOS晶体管匪22耦接在节点Q4与输出端子Q5之间，并且被配置为响应于第三控制信号D而将第一控制信号B 的电位传送至输出端子Q5、或者经由NMOS晶体管匪21将输出端子Q5的电位放电。下面参照图3描述根据本发明另一个示例性实施例的半导体器件的高电压控制电路的操作。下面首先描述将高电压传输至输出端子Q5的操作。输入信号A从逻辑高电平转变为逻辑低电平。响应于此，反相器IV21产生具有逻辑高电平的第一控制信号B，而反相器IV22产生具有逻辑低电平的第二控制信号C。此时，提供具有逻辑高电平的第三控制信号D，于是第一控制信号B被传送至输出端子Q5。因此， 输出端子Q5的电位上升到第二控制信号B的电位减去NMOS晶体管匪22的阈值电压值所得的值。例如，在使用电源电压为2. 3V或1. 8V的低电压半导体器件中，所述低电压半导体器件的输出端子Q5的电位上升到2. 3V或1. 8V减去NMOS晶体管的阈值电压值所得的值。负电压晶体管DHVN21响应于输出端子Q5的电位而将从高电压端子VBLC接收的高电压传送至高电压PMOS晶体管HPM21的源极。高电压PMOS晶体管HPM21和高电压PMOS 晶体管HPM22分别响应于逻辑低电平的第二控制信号C和输入信号而导通，因而将高电压传送至输出端子Q5。因此，输出端子Q5的电位上升为高于初始电位，从而增加了流经负电压晶体管DHVN21的电流量。因此，输出端子Q5的电位逐渐增加到从高电压供应端子VBLC 接收的高电压的电位。然后，高电压的输出电压BLCWL经由输出端子Q5输出。当高电压传输操作变为切断高电压传输的操作时，输入信号A的逻辑低电平转变为逻辑高电平。响应于此，反相器IV21产生具有逻辑低电平的第二控制信号B，而反相器 IV22产生具有逻辑高电平的第三控制信号C。此时，NMOS晶体管匪22响应于具有逻辑高电平的第三控制信号D而导通。另外，NMOS晶体管匪21响应于具有逻辑高电平的输入信号A而导通。因此，输出端子Q5的电位通过接地电源Vss而被放电。负电压晶体管DHVN21响应于输出端子Q5的电位而减少经由高电压供应端子VBLC 提供的高电压的电流量。例如，在负电压晶体管DHVN21的阈值电压值为-2. 8V的情况下，即使输出端子Q5的电位被放电至0V，但是负电压晶体管DHVN21与高电压PMOS晶体管HPM21 之间的节点仍具有2. 8V的电压值。高电压PMOS晶体管HPM21、HPM22应分别响应于具有逻辑高电平的第二控制信号C和具有逻辑高电平的输入信号A而关断，使得提供给输出端子 Q5的高电压被完全切断。然而，在半导体器件使用2. 3V或1. 8V的电源电压的情况下，第二控制信号C的电位的最大值为2. 3V或1. 8V。因此，高电压PMOS晶体管HPM21并非完全关断，而是传输少量的正电流。但是，流经高电压PMOS晶体管HPM21的电流被高电压PMOS晶体管HPM22切断，因此电流不会被提供给输出端子Q5。换言之，在本实施例中，当执行切断高电压的传输的操作时，用于传输高电压的多个高电压PMOS晶体管被用来完全地阻断提供给输出端子Q5的高电压。因此，半导体器件可以稳定地操作。根据本发明的本示例性实施例的半导体器件的高电压控制电路可以应用在快闪存储器件的块译码器电路中。也就是说，可以通过使用块地址信号的译码信号作为输入信号A来切换用于选择存储块的具有高电压的块选择信号BLCWL。图4是根据本发明又一个示例性实施例的半导体器件的高电压控制电路的电路图。参见图4，半导体器件的高电压控制电路300包括初始节点控制电路310、高电压传输电路320和放电电路330。初始节点控制电路310响应于第三控制信号D而将输入信号A传送给输出端子 NA。初始节点控制电路310可以包括NMOS晶体管匪31。因此，输出端子NA的电位上升到输入信号A的电位减去NMOS晶体管匪31的阈值电压所得的值。高电压传输电路320包括反相器IV31、负电压晶体管NNM0S31和高电压PMOS晶体管HPM31。反相器IV31通过将输入信号A反相来产生第二控制信号C。负电压晶体管 NNM0S31与高电压PMOS晶体管HPM31串联耦接在高电压供应端子VBLC与输出端子NA之间。负电压晶体管NNM0S31响应于输出端子NA的电位而导通，而高电压PMOS晶体管HPM31 响应于第二控制信号C而导通。因此，来自于高电压供应端子VBLC的高电压被传送给输出端子NA，从而产生输出信号BLCTL。放电电路330包括延迟单元331和放电单元332。延迟单元331接收输入信号A，并且通过将输入信号A延迟一定的时间来产生延迟信号A’。放电单元332响应于延迟信号A’而对输出端子NA的电位放电。放电单元332包括反相器IV32、负电压晶体管NNM0S32和NMOS晶体管匪32。反相器IV32通过将延迟信号 A’反相来产生第一控制信号B。负电压晶体管NNM0S32和NMOS晶体管匪32串联耦接在输出端子NA与接地电源端子Vss之间，并且响应于第一控制信号B而导通。负电压晶体管 NNM0S32可以具有快速放电效果，因为当执行将输出端子NA放电的操作时它相比于普通的 NMOS晶体管释放大量的电流。另外，负电压晶体管NNM0S32起到的作用是即使输出端子 NA受到因相邻的高电压开关电路的输出端子而产生的耦合效应，仍能防止电压上升。下面参照图4描述根据图4所示的示例性实施例的半导体器件的高电压控制电路的操作。在接收具有逻辑高电平的输入信号A之前，放电单元332的负电压晶体管NNM0S32 和NMOS晶体管匪32响应于具有逻辑高电平的第一控制信号B而导通，从而将输出端子NA 放电至逻辑低电平。在传输高电压的操作中，当接收到具有逻辑高电平的输入信号A时，初始节点控制电路310响应于第三控制信号D而将输入信号A传送至输出端子NA。因此，输出端子NA 的电位上升到输入信号A的电位减去NMOS晶体管匪31的阈值电压值所得的值。另外，高电压传输电路320的反相器IV31产生具有逻辑低电平的第二控制信号C。高电压PMOS晶体管HPM31响应于具有逻辑低电平的第二控制信号C而导通。由于负电压晶体管NNM0S31 具有负阈值电压值，因此负电压晶体管NNM0S31响应于输出端子NA的电位而将一定量的电流传送给高电压PMOS晶体管HPM31，所述输出端子NA的电位已经上升到输入信号A的电位减去NMOS晶体管匪31的阈值电压值所得的电位。因此，输出端子NA的电位逐渐上升。延迟单元331接收具有逻辑高电平的输入信号A，并且通过将输入信号A延迟一定的时间来产生延迟信号A’。放电电路332的反相器IV32通过将具有逻辑低电平的延迟信号A’反相来产生第一控制信号B。放电单元332的负电压晶体管NNM0S32响应于具有逻辑高电平的第一控制信号B而导通，但是NMOS晶体管匪32响应于具有逻辑低电平的第一控制信号B而关断。因此，输出端子NA不被放电。当传输高电压的操作变为切断高电压的传输的操作时，输入信号A的高电平转变为逻辑低电平。响应于此，高电压传输电路320的反相器IV31产生具有逻辑高电平的第二控制信号C。因此，高电压PMOS晶体管HPM31关断，从而切断高电压向输出端子NA的传输。延迟单元331接收具有逻辑低电平的输入信号A，并且通过将输入信号A延迟一定的时间来产生延迟信号A’。放电单元332的反相器IV32通过将延迟信号A’反相来产生具有逻辑高电平的第一控制信号B。放电单元332的负电压晶体管NNM0S32和NMOS晶体管匪32响应于具有逻辑高电平的第一控制信号B而导通，使得输出端子NA被放电。在输入信号A从逻辑高电平转变为逻辑低电平的情况下，根据延迟单元331的延迟时间来控制第一控制信号B的转变时间。因此，高电压传输电路320执行向输出端子NA 传输高电压的操作的时间点和放电电路330执行对输出端子NA的电位进行放电的操作的时间点可以被设置为彼此不重叠。换言之，因为第二控制信号C比第一控制信号B转变得早，因此将高电压传输到输出端子NA的操作可以在对输出端子NA执行放电的操作之前停止。另外，可以通过控制高电压传输电路320的反相器IV31与放电电路330的反相器 IV32的β比(beta ratio)来控制第二控制信号C和第一控制信号B的逻辑电平转变时间，以便改变操作时间点以防止电流消耗。也就是说，可以使用具有比反相器IV31高的β 值的反相器IV32，使得第二控制信号C比第一控制信号B更早地转变逻辑电平。根据本发明的本示例性实施例的半导体器件的高电压控制电路可以应用在快闪存储器件的块译码器电路中。也就是说，可以通过将块地址信号中的译码信号作为输入信号A来切换用于选择存储块的具有高电压的块选择信号BLCWL。图5是根据本发明再一个示例性实施例的半导体器件的高电压控制电路的电路图。参见图5，半导体器件的高电压控制电路400包括初始节点控制电路410、高电压传输电路420和放电电路430。初始节点控制电路410响应于输入信号A而将输入信号A传送至输出端子ΝΑ。初始节点控制电路410可以由NMOS晶体管ΝΜ41形成。因此，输出端子NA的电位上升至输入信号A的电位减去NMOS晶体管ΝΜ41的阈值电压所得的值。高电压传输电路420包括反相器IV41、负电压晶体管NNM0S41和高电压PMOS晶体管ΗΡΜ41。反相器IV41通过将输入信号A反相来产生第二控制信号C。负电压晶体管 NNM0S41和高电压PMOS晶体管ΗΡΜ41串联耦接在高电压供应端子VBLC与输出端子NA之间。负电压晶体管NNM0S41响应于输出端子NA的电位而导通，而高电压PMOS晶体管ΗΡΜ41 响应于第二控制信号C而导通。因此，来自于高电压供应端子VBLC的高电压被传送至输出端子ΝΑ，从而产生输出信号BLCTL。放电电路430包括延迟电路431和放电单元432。延迟电路431包括延迟单元431D和与非门ND1。延迟单元431D接收输入信号Α， 并且通过将输入信号A延迟一定的时间来产生延迟信号Α’。与非门NDl将输入信号A与延迟信号Α’逻辑组合，并输出组合结果。放电单元432响应于延迟电路431的输出信号来将输出端子NA的电位放电。放电单元432包括反相器IV42、负电压晶体管NNM0S42和匪OS晶体管匪42。反相器IV42通过将延迟电路431的输出信号反相来产生第一控制信号B。负电压晶体管NNM0S42和NMOS 晶体管ΝΜ42串联耦接在输出端子NA与接地电源端子Vss之间，并且响应于第一控制信号B 而导通。负电压晶体管NNM0S42可以具有快速放电效果，因为当执行对输出端子NA进行放电的操作时它相比于普通的NMOS晶体管释放大量的电流。另外，负电压晶体管NNM0S42的作用是即使输出端子NA经受因为相邻的高电压开关电路的输出端子而产生的耦合效应， 仍防止电压上升。下面参照图5来描述如图5所示的本示例性实施例的半导体器件的高电压控制电路的操作。
在接收具有逻辑高电平的输入信号A之前，放电单元432的负电压晶体管NNM0S42 和NMOS晶体管NM42响应于具有逻辑高电平的第一控制信号B而导通。因此，输出端子NA 被放电至低电平。在传输高电压的操作中，当接收到具有逻辑高电平的输入信号A时，初始节点控制电路410响应于输入信号A而将输入信号A传送至输出端子NA。因此，输出端子NA的电位上升到输入信号A的电位减去NMOS晶体管NM41的阈值电压所得的值。另外，高电压传输电路420的反相器IV41产生具有逻辑低电平的第二控制信号C。高电压PMOS晶体管 HPM41响应于具有逻辑低电平的第二控制信号C而导通。由于负电压晶体管NNM0S41具有负阈值电压值，因此负电压晶体管NNM0S41响应于已经上升的输出端子NA的电位而向高电压PMOS晶体管HPM41传送一定量的电流。因此，输出端子NA的电位逐渐上升。延迟电路431接收输入信号A，并且通过将输入信号A延迟一定的时间来产生输出信号。放电单元432的反相器IV42通过将延迟电路431的输出信号反相来产生具有逻辑低电平的第一控制信号B。放电单元432的负电压晶体管NNM0S42响应于具有逻辑高电平的第一控制信号B而导通，但是NMOS晶体管NM42响应于具有逻辑低电平的第一控制信号 B而关断。因此，输出端子NA不被放电。当从传输高电压的操作变为切断高电压的传输的操作时，输入信号A的高电平转变为逻辑低电平。响应于具有逻辑低电平的输入信号A，高电压传输电路420的反相器IV41 产生具有逻辑高电平的第二控制信号C。高电压PMOS晶体管HPM41响应于具有逻辑高电平的第二控制信号C而关断，使得高电压向输出端子NA的传输被切断。延迟电路431接收输入信号A，并且延迟电路431的延迟单元43ID将输入信号A 延迟一定的时间来产生延迟信号A’。然后，延迟电路431将输入信号A与延迟信号A’逻辑组合并且输出组合的信号。例如，延迟电路431可以对输入信号A与延迟信号A’执行与非操作。放电单元432的反相器IV42通过将延迟电路431的输出信号反相来产生具有逻辑高电平的第一控制信号B。放电单元432的负电压晶体管NNM0S42和NMOS晶体管NM42响应于具有逻辑高电平的第一控制信号B而导通，使得输出端子NA被放电。在输入信号从逻辑高电平转变为逻辑低电平的情况下，根据延迟电路431的延迟单元431D的延迟时间来控制第一控制信号B的转变时间。因此，高电压传输电路420执行将高电压传输至输出端子NA的操作的时间点和放电电路430执行对输出端子NA的电位进行放电的操作的时间点可以被设置为彼此不重叠。换言之，因为第二控制信号C比第一控制信号B转变得更早，因此将高电压传输至输出端子NA的操作可以在执行将输出端子NA 的电位放电的操作之前停止。图6是根据本发明又再一个示例性实施例的半导体器件的高电压控制电路的电路图。参见图6，高电压切换电路500包括初始节点控制电路510、高电压传输电路520 和放电电路530。初始节点控制电路510将输入信号A的反相信号A’传送至输出端子NA0初始节点控制电路510包括反相器IV51和负电压晶体管NNM0S51。反相器IV51 通过将输入信号A反相来产生反相信号/A。负电压晶体管NNM0S51响应于第三控制信号D 将反相信号/A传送至输出端子NA。
高电压传输电路520包括反相器IV52、负电压晶体管NNM0S52和高电压PMOS晶体管HPM51。反相器IV52通过将反相信号/A反相来产生第二控制信号C。负电压晶体管 NNM0S52和高电压PMOS晶体管HPM51串联耦接在高电压供应端子VBLC与输出端子NA之间。负电压晶体管NNM0S52响应于输出端子NA的电位而导通，而高电压PMOS晶体管HPM51 响应于第二控制信号C而导通。因此，来自于高电压供应端子VBLC的高电压被传送至输出端子NA，从而产生输出信号BLCTL。放电电路530包括多个反相器IV53、IV54、IV55和IV56、以及NMOS晶体管NM51。 反相器IV53、IV54、IV55和IV56将输入信号A延迟来产生延迟信号A’，并将延迟信号A’输出至NMOS晶体管匪51的栅极。NMOS晶体管匪51耦接在接地电源端子Vss与反相器IV51 的输出端子之间。NMOS晶体管NM51响应于延迟信号A’而将反相器IV51的输出端子的电位放电。下面描述根据图6所示的示例性实施例的半导体器件的高电压控制电路的操作。首先，当接收到具有逻辑高电平的输入信号A时，放电电路530的匪OS晶体管匪51导通。此时，负电压晶体管NNM0S51响应于具有逻辑高电平的第一控制信号D而导通。 因此，输出端子NA的电位经由负电压晶体管NNM0S51和匪OS晶体管匪51而被放电。接着，在使能操作中，当接收到具有逻辑低电平的输入信号A时，放电电路530的 NMOS晶体管匪51关断，于是输出端子NA的放电操作终止。反相器IV51通过将输入信号A 反相来产生具有逻辑高电平的输出信号。高电压传输电路520响应于具有逻辑高电平的反相信号/A来产生具有逻辑低电平的第二控制信号C。高电压晶体管HPM51响应于第二控制信号C而导通。另外，负电压晶体管NNM0S52响应于输出端子NA的电位而导通。因此，高电压传输电路520将来自于高电压供应端子VBLC的电压传送至输出端子NA。在使能操作终止之后，输入信号A从逻辑低电平转变为逻辑高电平，从而产生具有逻辑低电平的反相信号/A。响应于此，高电压传输电路520被禁止。接着，放电电路530的NMOS晶体管匪51响应于通过将输入信号A延迟一定的时间所产生的延迟信号A’而导通，使得输出端子NA的电位被放电。因此，NMOS晶体管匪51 在高电压传输电路520被禁止之后执行放电操作。根据本发明的示例性实施例，用于将高电压传送至输出端子的多个晶体管被应用在使用低电源电压的低电压器件的高电压控制电路中。因此，即使在切断高电压的操作中多个晶体管并未被低电源电压完全关断，但是也可以防止高电压被提供至输出端子，从而器件可以稳定地操作。
权利要求
1.一种半导体器件的高电压控制电路，包括输出节点控制电路，所述输出节点控制电路被配置为响应于输入信号来设置输出端子的初始电位或者将所述输出端子的电位放电；以及高电压供应电路，所述高电压供应电路包括串联耦接在所述输出端子与用于供应高电压的供应端子之间的加速单元和电位控制单元，其中，所述加速单元响应于所述输出端子的电位而操作，而所述电位控制单元响应于所述输入信号而操作。
2.如权利要求1所述的高电压控制电路，其中，所述高电压供应电路包括第一反相器，所述第一反相器被配置为通过将所述输入信号反相来产生第一控制信号；以及第二反相器，所述第二反相器被配置为通过将所述第一控制信号反相来产生第二控制信号，其中，所述加速单元耦接在所述供应端子与所述电位控制单元之间，并且被配置为响应于所述输出端子的电位来控制提供给所述电位控制单元的高电压的电流量，以及所述电位控制单元稱接在所述加速单元与所述输出端子之间，并且被配置为响应于所述第二控制信号来将高电压传输至所述输出端子。
3.如权利要求2所述的高电压控制电路，其中，所述加速单元是具有负阈值电压值的耗尽型高电压晶体管。
4.如权利要求2所述的高电压控制电路，其中，当执行切断向所述输出端子传输高电压的操作时，所述电位单元的阈值电压值防止经由所述加速单元提供的电流被提供给所述输出端子。
5.如权利要求1所述的高电压控制电路，其中，所述高电压供应电路包括第一反相器，所述第一反相器被配置为通过将所述输入信号反相来产生第一控制信号；以及第二反相器，所述第二反相器被配置为通过将所述第一控制信号反相来产生第二控制信号，其中所述加速单元耦接在所述供应端子与所述电位控制单元之间，并且被配置为响应于所述输出端子的电位来控制提供给所述电位控制单元的高电压的电流量，以及所述电位控制单元耦接在所述加速单元与所述输出端子之间，并且被配置为响应于所述输入信号和所述第二控制信号而将所述高电压传输至所述输出端子。
6.如权利要求2所述的高电压控制电路，其中，所述输出节点控制电路包括第一开关，所述第一开关耦接在所述输出端子与所述第一反相器和所述第二反相器之间的节点之间，并且被配置为当执行传输高电压的操作时，响应于第三控制信号而将所述第一控制信号传输至所述输出端子；以及第二开关，所述第二开关耦接在所述第一反相器和所述第二反相器之间的所述节点与接地电源之间，并且被配置为当执行切断高电压的传输的操作时，响应于所述输入信号来将所述输出端子的电位放电。
7.如权利要求2所述的高电压控制电路，其中，所述第二控制信号具有2.3V或1. 8V的电位。
8.一种半导体器件的高电压控制电路，包括输出节点控制电路，所述输出节点控制电路被配置为控制输出端子的电位；以及高电压供应电路，所述高电压供应电路包括串联耦接的多个高电压晶体管，并且被配置为当执行传输高电压的操作时，经由所述高电压晶体管将高电压传输至所述输出端子，其中，当执行切断高电压的传输的操作时，所述高电压供应电路基于所述高电压晶体管的阈值电压来切断高电压向所述输出端子的传输。
9.如权利要求8所述的高电压控制电路，其中，所述高电压供应电路包括串联耦接在所述输出端子与用于供应高电压的供应端子之间的第一晶体管、第二晶体管和第三晶体管。
10.如权利要求9所述的高电压控制电路，其中，所述第一晶体管是具有负阈值电压值的耗尽型高电压晶体管。
11.如权利要求9所述的高电压控制电路，其中，当执行切断高电压的传输的操作时， 基于所述第二晶体管和所述第三晶体管的阈值电压来防止经由所述第一晶体管供应的电流被提供至所述输出端子。
12.如权利要求8所述的高电压控制电路，其中，所述高电压供应电路包括 第一反相器，所述第一反相器被配置为通过将输入信号反相来产生第一控制信号；第二反相器，所述第二反相器被配置为通过将所述第一控制信号反相来产生第二控制信号；第一晶体管、第二晶体管和第三晶体管，所述第一晶体管、所述第二晶体管和所述第三晶体管串联耦接在所述输出端子与用于提供所述高电压的供应端子之间，其中，所述第一晶体管响应于所述输出端子的电位而操作，而所述第二晶体管和所述第三晶体管响应于所述第二控制信号而被驱动。
13.如权利要求8所述的高电压控制电路，其中，所述高电压供应电路包括 第一反相器，所述第一反相器被配置为通过将输入信号反相来产生第一控制信号；第二反相器，所述第二反相器被配置为通过将所述第一控制信号反相来产生第二控制信号；第一晶体管、第二晶体管和第三晶体管，所述第一晶体管、所述第二晶体管和所述第三晶体管串联耦接在所述输出端子与用于提供所述高电压的供应端子之间，其中，所述第一晶体管响应于所述输出端子的电位而操作，所述第二晶体管响应于所述第二控制信号而操作，而所述第三晶体管响应于所述输入信号而操作。
14.如权利要求12所述的高电压控制电路，其中，所述输出节点控制电路包括第四晶体管，所述第四晶体管耦接在所述输出端子与所述第一反相器和所述第二反相器之间的节点之间，并且被配置为当执行传输高电压的操作时，响应于第三控制信号而将所述第二控制信号传输至所述输出端子；以及第五晶体管，所述第五晶体管耦接在所述第一反相器和所述第二反相器之间的所述节点与接地电源之间，并且被配置为当执行切断所述高电压的传输的操作时，响应于所述输入信号来将所述输出端子的电位放电。
15.一种半导体器件的高电压控制电路，包括初始节点控制电路，所述初始节点控制电路被配置为设置输出端子的初始电位；高电压传输电路，所述高电压传输电路被配置为响应于输入信号来将高电压传输至所述输出端子；以及放电电路，所述放电电路被配置为从所述输入信号被禁止起经过一定的时间之后将所述输出端子的电压放电。
16.如权利要求15所述的高电压控制电路，其中，所述初始节点控制电路通过将所述输入信号传输至所述输出端子来设置所述初始电位。
17.如权利要求15所述的高电压控制电路，其中，所述高电压传输电路包括 第一反相器，所述第一反相器被配置为通过将所述输入信号反相来产生第一控制信号；以及第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管串联耦接在所述输出端子与用于提供高电压的端子之间，并且分别响应于所述输出端子的电位和所述第一控制信号而导通。
18.如权利要求17所述的高电压控制电路，其中，所述放电电路包括延迟电路，所述延迟电路被配置为通过将所述输入信号延迟一定的时间来产生输出信号；以及放电单元，所述放电单元被配置为通过将所述延迟电路的输出信号反相来产生第二控制信号，并且响应于所述第二控制信号来将所述第二输出端子的电位放电。
19.如权利要求18所述的高电压控制电路，其中，所述第一控制信号的逻辑电平比所述第二控制信号的逻辑电平转变得更早。
20.如权利要求18所述的高电压控制电路，其中，所述放电单元包括第二反相器，所述第二反相器被配置为通过将所述延迟电路的输出信号反相来产生所述第二控制信号；以及第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管串联耦接在所述输出端子与接地电源之间，并且响应于所述第二控制信号而导通。
21.如权利要求20所述的高电压控制电路，其中，所述第一反相器和所述第二反相器具有不同的β比。
22.如权利要求18所述的高电压控制电路，其中，所述延迟电路包括延迟单元，所述延迟单元被配置为通过将所述输入信号延迟所述一定的时间来产生延迟信号；以及逻辑门，所述逻辑门被配置为通过将所述输入信号与所述延迟信号逻辑组合来产生所述输出信号。
23.如权利要求20所述的高电压控制电路，其中，所述第一晶体管和所述第三晶体管中的每个都是具有负阈值电压值的负电压晶体管。
24.如权利要求15所述的高电压控制电路，其中，所述初始节点控制电路通过将所述输入信号的反相信号传送至所述输出端子来设置所述初始电位。
25.如权利要求M所述的高电压控制电路，其中，所述高电压传输电路包括 第一反相器，所述第一反相器被配置为通过将所述反相信号反相来产生第一控制信号；以及第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管串联耦接在所述输出端子与用于供应高电压的端子之间，并且分别响应于所述第一控制信号和所述输出端子的电位而导通。
26.如权利要求15所述的高电压控制电路，其中，所述放电电路包括延迟单元，所述延迟单元通过将所述输入信号延迟一定的时间来产生延迟信号；以及放电单元，所述放电单元响应于所述延迟信号来将所述输出端子的电位放电。
27.如权利要求沈所述的高电压控制电路，其中，所述延迟单元包括串联耦接的多个反相器。
全文摘要
本发明公开一种半导体器件的高电压控制电路，包括输出节点控制电路，被配置为响应于输入信号来设置输出端子的初始电位或者对输出端子的电位进行放电；以及高电压供应电路，包括串联耦接在输出端子与用于供应高电压的供应端子之间的加速单元和电位控制单元。所述加速单元响应于输出端子的电位而操作，而所述电位控制单元响应于输入信号而操作。
文档编号G11C11/4193GK102314939SQ201110181370
公开日2012年1月11日 申请日期2011年6月30日 优先权日2010年7月9日
发明者张棌圭 申请人:海力士半导体有限公司