专利名称：一种串行接口快闪存储器及其设计方法
技术领域：
本发明涉及电路领域，尤其涉及一种串行接口快闪存储器。
背景技术：
串行接口快闪存储器是一种应用广泛的数据存储器件，但是由于所有的读写等指令、地址和数据都是串行输入输出，数据传输速率较慢成为串行接口快闪存储器的缺点。为了提高其传输速率，现有的方案主要在提高时钟频率和管脚复用上进行改进。现有的一种提高串行接口块闪存储器的数据传输速率的解决方案是:采用时钟转换电路对外部时钟的上升沿和下降沿进行采样，并将采样结果作为内部时钟信号输出，从而实现了两倍于外部时钟频率的数据传输速率。另外，通过与端口复用等技术结合，还可以进一步提高串行接口快闪存储器的数据传输速率。上述方案的不足是内部时钟信号的生成对外部时钟的频率大小有限制。当延时电路的延时与时钟周期的一半相等时，将不会产生内部时钟信号。另外，内部时钟信号的占空比在不同外部时钟频率下也不相同，且不可以调节，某些情况下生成的内部时钟信号的占空比太小，将会影响数据的采样。
发明内容
本发明要解决的技术问题是如何提高串行接口快闪存储器的数据传输速率。为了解决上述问题，本发明提供了一种串行接口快闪存储器，包括:输入接口、存储单元、输出接口；所述输入接 口为双边沿触发器，用于接收外部时钟信号作为控制信号，接收输入信号作为待采样的数据，在外部时钟信号的上升沿和下降沿对输入信号采样，得到输入数据，保存进所述存储单元中；所述输出接口用于输出所述存储单元中的数据。进一步地，所述输出接口用于输出所述存储单元中的数据是指:所述输出接口为双边沿触发器，用于接收外部时钟信号作为控制信号，及从所述存储单元接收待输出的数据作为待采样的数据，在所述外部时钟信号的上升沿和下降沿采样所述待输出的数据，得到输出数据。进一步地，所述输入接口和输出接口采用相同构造的双边沿触发器，或使用不同构造的双边沿触发器。进一步地，当一个双边沿触发器作为输入接口时，其输入端连接的待采样的数据是所述输入信号，控制端连接所述外部时钟信号，本双边沿触发器输出的数据为输入数据；当一个双边沿触发器作为输出接口时，其输入端连接的待采样的数据是所述待输出的信号，控制端连接所述外部时钟信号，本双边沿触发器输出的数据为输出数据。进一步地，所述双边沿触发器包括:
第一 D触发器，第二 D触发器，第一反相器及第一多路选择器。
所述第一、第二 D触发器的D端均连接待采样的数据；第一 D触发器Dl的CLK端直接连接所述外部时钟信号，第二 D触发器D2的CLK端通过所述第一反相器连接所述外部时钟信号；
所述第一多路选择器的第一、第二输入端分别连接所述第一、第二 D触发器的Q端，选择端连接所述外部时钟信号，当所述外部时钟信号为高电平时，输出所述第一 D触发器Q端的数据，当所述外部时钟信号为低电平时，输出所述第二 D触发器Q端的数据，得到本双边沿触发器输出的数据。
进一步地，所述双边沿触发器包括:
第二、第三、第四多路选择器；各多路选择器的控制端连接所述外部时钟信号，当所述外部时钟信号为高电平时，输出所述第一输入端的数据，当所述外部时钟信号为低电平时，输出所述第二输入端的数据；
所述第二多路选择器的第一输入端与输出端相连，第二输入端连接待采样的数据；所述第三多路选择器的第二输入端与输出端相连，第一输入端连接待采样的数据；所述第四多路选择器的第一、第二输入端分别与所述第二、第三多路选择器的输出端相连。
进一步地，所述双边沿触发器包括:
第二反相器，用于对所述外部时钟信号取反得到时钟反相信号；第一、第二、第三、第四、第五、第六、第七N型MOS管；及第一、第二、第三、第四、第五、第六、第七P型MOS管；
所述第一 N型MOS管的源极接地，栅极连接待采样的数据，漏极连接所述第二 N型MOS管的源极，该连接点为第二连接点；所述第二 N型MOS管的栅极连接所述外部时钟信号，漏极与第一 P型MOS管的漏极相连；所述第一 P型MOS管的栅极连接所述时钟反相信号，源极与第二 P型MOS管的漏极相连，该连接点为第一连接点；第二 P型MOS管的源极接高电平，栅极连接待采样的数据；
所述第三N型MOS管的源极接地，栅极连接所述第二 N型MOS管和第一 P型MOS管的共漏点，漏极连接所述第四N型MOS管的源极；所述第四N型MOS管的栅极连接所述时钟反相信号，漏极与第三P·型MOS管的漏极相连；所述第三P型MOS管的栅极连接所述外部时钟信号，源极与第四P型MOS管的漏极相连；第四P型MOS管的源极接高电平，栅极连接所述第二 N型MOS管和第一 P型MOS管的共漏点；
所述第五N型MOS管的源极连接所述第二连接点，漏极连接所述第五P型MOS管的漏极，栅极连接所述时钟反相信号；所述第五P型MOS管的源极连接所述第一连接点，栅极连接所述外部时钟信号；
所述第六N型MOS管的源极接地，栅极连接所述第五N型MOS管和第五P型MOS管的共漏点，漏极连接所述第七N型MOS管的源极；所述第七N型MOS管的栅极连接所述外部时钟信号，漏极与第六P型MOS管的漏极相连；所述第六P型MOS管的栅极连接所述时钟反相信号，源极与第七P型MOS管的漏极相连；第七P型MOS管的源极接高电平，栅极连接所述第五N型MOS管和第五P型MOS管的共漏点；
所述第四N型MOS管M6和第三P型MOS管的共漏点、及第七N型MOS管和第六P型MOS管的共漏点共同作为本双边沿触发器的输出。
本发明的技术方案在不增加时钟信号频率的情况下，通过双边沿触发器来采样数据，实现了两倍的数据传输速率。既可以提高串行接口快闪存储器的数据传输速率，又可以避免增加时钟信号的频率。
图1是实施例一的串行接口快闪存储器的示意框图；图2是实施例一的串行接口快闪存储器的双边沿触发器示意图一；图3是实施例一的串行接口快闪存储器的双边沿触发器示意图二 ；图4是实施例一的串行接口快闪存储器的双边沿触发器示意图三。
具体实施例方式下面将结合附图及实施例对本发明的技术方案进行更详细的说明。需要说明的是，如果不冲突，本发明实施例以及实施例中的各个特征可以相互结合，均在本发明的保护范围之内。实施例一，一种串行接口快闪存储器，如图1所示，包括:输入接口 、存储单元、输出接口；所述输入接口为双边沿触发器，用于接收外部时钟信号SCK作为控制信号，接收输入信号SI作为待采样的数据，在外部时钟信号SCK的上升沿和下降沿对输入信号SI采样，得到输入数据，保存进所述存储单元中；所述输出接口用于输出所述存储单元中的数据。本实施例中，输入接口不再使用传统的单边沿触发器来进行数据采样，而是通过使用双边沿触发器，在时钟的上升和下降沿都可以进行数据采样，实现在较低的时钟频率下较快的数据输入速率。本实施例中，所述输出接口用于输出所述存储单元中的数据可以是指:所述输出接口为双边沿触发器，用于接收外部时钟信号SCK作为控制信号，及从所述存储单元接收待输出的数据作为待采样的数据，在所述外部时钟信号SCK的上升沿和下降沿采样所述待输出的数据，得到输出数据SO。本实施例中，输出接口不再使用传统的单边沿触发器来进行数据采样，而是通过使用双边沿触发器，在时钟的上升和下降沿都可以进行数据输出，实现在较低的时钟频率下较快的数据输出速率。本实施例中，所述输入接口和输出接口可以采用相同构造的双边沿触发器，也可以使用不同构造的双边沿触发器；当一个双边沿触发器作为输入接口时，其输入端连接的是所述输入信号SI (即待采样的数据)，控制端连接所述外部时钟信号SCK (即在上、下边沿触发采样的控制信号)，采样得到的数据(即该双边沿触发器输出的数据)为输入数据；当一个双边沿触发器作为输出接口时，其输入端连接的是所述待输出的信号(即待采样的数据)，控制端连接所述外部时钟信号SCK(即在上、下边沿触发采样的控制信号)，采样得到的数据(即该双边沿触发器输出的数据)为输出数据S0。本实施例主要是对串行接口快闪存储器的输入接口和输入接口进行了改进，串行接口快闪存储器的其它组成部分、各部分之间的传输、控制实现方案、及与外部的连接方案(比如图1中还连接高电平Vcc、地GND、信号CS#、W#及HOLD#)可同现有技术。
本实施例中所述双边沿触发器的一种实施方式如图2所示，包括第一D触发器Dl，第二 D触发器D2，第一反相器及第一多路选择器MUX。
所述第一、第二 D触发器的D端均连接待采样的数据Datajn ;第一 D触发器Dl的CLK端直接连接所述外部时钟信号Clock，第二 D触发器D2的CLK端通过所述第一反相器连接所述外部时钟信号Clock ；因此，第一 D触发器Dl在外部时钟信号Clock的上升沿采样数据，第二 D触发器D2在外部时钟信号Clock的下降沿采样数据。
所述第一多路选择器MUX的第一、第二输入端(即图2中MUX中的I端和O端)分别连接所述第一、第二 D触发器的Q端，选择端sel连接所述外部时钟信号Clock，当所述外部时钟信号Clock为高电平时，输出所述第一 D触发器Q端的数据(即第一 D触发器Dl的采样结果)，当所述外部时钟信号Clock为低电平时，输出所述第二 D触发器Q端的数据(即第二 D触发器D2的采样结果)，得到本双边沿触发器输出的数据Data_out ;从而实现了在较低的时钟频率下2倍的数据处理量。
本实施例中所述双边沿触发器的另一种实施方式如图3所示，包括第二、第三、第四多路选择器MUXl、MUX2、MUX3 ;各多路选择器的控制端sel连接所述外部时钟信号Clock，当所述外部时钟信号Clock为高电平时，输出本多路选择器的第一输入端(即图3中MUX中的I端)的数据，当所述外部时钟信号Clock为低电平时，输出本多路选择器的第二输入端(即图3中MUX中的O端)的数据。
所述第二多路选择器MUXl的第一输入端与输出端相连，第二输入端连接待采样的数据Data_in。所述第三多路选择器MUX2的第二输入端与输出端相连，第一输入端连接待采样的数据Data_in。所述第四多路选择器MUX3的第一、第二输入端分别与所述第二、第三多路选择器的输出端相连。
可见，当所述外部时钟信号Clock为高电平时，第三多路选择器MUX2记录此时数据的输入，同时所述第四多路选择器MUX3送出所述第二多路选择器MUXl在上一个时钟上升沿采样的输入数据。当所述外部时钟信号Clock变为低电平时，所述第四多路选择器MUX3送出时钟下降沿时第三多路选择器MUX2采样的数据，第二多路选择器MUXl记录此时的数据输入。
本实施例中所述双边沿触发器的又另一种实施方式如图4所示，包括:第二反相器，用于对所述外部时钟信号CLK取反得到时钟反相信号CLKB ;第一、第二、第三、第四、第五、第六、第七N型MO S管Ml、M2、M5、M6、M9、Mil、M12;及第一、第二、第三、第四、第五、第六、第七P 型 MOS 管 M3、M4、M7、M8、M10、M13、M14 ；
所述第一 N型MOS管Ml的源极接地，栅极连接待采样的数据Data_in，漏极连接所述第二 N型MOS管M2的源极，该连接点为第二连接点n2 ;所述第二 N型MOS管M2的栅极连接所述外部时钟信号CLK，漏极与第一 P型MOS管M3的漏极相连；所述第一 P型MOS管M3的栅极连接所述时钟反相信号CLKB，源极与第二 P型MOS管M4的漏极相连，该连接点为第一连接点nl ;第二 P型MOS管M4的源极接高电平，栅极连接待采样的数据Data_in。所述第一、第二 N型MOS管Ml、M2和所述第一、第二 P型MOS管M3、M4组成第一锁存器。
所述第三N型MOS管M5的源极接地，栅极连接所述第二 N型MOS管M2和第一 P型MOS管M3的共漏点，漏极连接所述第四N型MOS管M6的源极；所述第四N型MOS管M6的栅极连接所述时钟反相信号CLKB，漏极与第三P型MOS管M7的漏极相连；所述第三P型MOS管WJ的栅极连接所述外部时钟信号CLK，源极与第四P型MOS管M8的漏极相连；第四P型MOS管M8的源极接高电平，栅极连接所述第二 N型MOS管M2和第一 P型MOS管M3的共漏点。所述第五N型MOS管M9的源极连接所述第二连接点n2，漏极连接所述第五P型MOS管MlO的漏极，栅极连接所述时钟反相信号CLKB ;所述第五P型MOS管MlO的源极连接所述第一连接点nl，栅极连接所述外部时钟信号CLK。所述第六N型MOS管Mll的源极接地，栅极连接所述第五N型MOS管M9和第五P型MOS管MlO的共漏点，漏极连接所述第七N型MOS管M12的源极；所述第七N型MOS管M12的栅极连接所述外部时钟信号CLK，漏极与第六P型MOS管M13的漏极相连；所述第六P型MOS管M13的栅极连接所述时钟反相信号CLKB，源极与第七P型MOS管M14的漏极相连；第七P型MOS管M14的源极接高电平，栅极连接所述第五N型MOS管M9和第五P型MOS管MlO的共漏点；所述第四N型MOS管M6和第三P型MOS管M7的共漏点、及第七N型MOS管M12和第六P型MOS管M13的共漏点共同作为本双边沿触发器的输出。在外部时钟信号CLK为高电平时，所述第 一锁存器记录数据的输入，在外部时钟信号CLK的下降沿，将锁存的数据输出。在外部时钟信号CLK为低电平时，第五N型MOS管M9及第五P型MOS管MlO打开，记录输入的数据，在时钟的上升沿，将锁存的数据输出。在上述各实施方式中，待采样的数据Datajn的数据速率是外部时钟信号Clock速率的两倍，该待采样数据为输入信号SI (作为输入接口时)或待输出的数据(作为输出接口时)。本双边沿触发器输出的数据Data_out为输入数据(作为输入接口时)或输出数据SO(作为输出接口时)。实际应用中，所述双边沿触发器的实现方式不限于上述三种。当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明的权利要求的保护范围。
权利要求
1.一种串行接口快闪存储器，包括: 输入接口、存储单元、输出接口 ； 其特征在于: 所述输入接口为双边沿触发器，用于接收外部时钟信号作为控制信号，接收输入信号作为待采样的数据，在外部时钟信号的上升沿和下降沿对输入信号采样，得到输入数据，保存进所述存储单元中； 所述输出接口用于输出所述存储单元中的数据。
2.如权利要求1所述的串行接口快闪存储器，其特征在于，所述输出接口用于输出所述存储单元中的数据是指: 所述输出接口为双边沿触发器，用于接收外部时钟信号作为控制信号，及从所述存储单元接收待输出的数据作为待采样的数据，在所述外部时钟信号的上升沿和下降沿采样所述待输出的数据，得到输出数据。
3.如权利要求2所述的串行接口快闪存储器，其特征在于: 所述输入接口和输出接口采用相同构造的双边沿触发器，或使用不同构造的双边沿触发器。
4.如权利要求2所述的串行接口快闪存储器，其特征在于: 当一个双边沿触发器作为输入接口时，其输入端连接的待采样的数据是所述输入信号，控制端连接所述外部时钟信号，本双边沿触发器输出的数据为输入数据； 当一个双边沿触发器作为输出接口时，其输入端连接的待采样的数据是所述待输出的信号，控制端连接所述外部时钟信号，本双边沿触发器输出的数据为输出数据。
5.如权利要求1到4中任一项所述的串行接口快闪存储器，其特征在于，所述双边沿触发器包括: 第一 D触发器，第二 D触发器，第一反相器及第一多路选择器。
所述第一、第二 D触发器的D端均连接待采样的数据；第一 D触发器Dl的CLK端直接连接所述外部时钟信号，第二 D触发器D2的CLK端通过所述第一反相器连接所述外部时钟信号; 所述第一多路选择器的第一、第二输入端分别连接所述第一、第二 D触发器的Q端，选择端连接所述外部时钟信号，当所述外部时钟信号为高电平时，输出所述第一 D触发器Q端的数据，当所述外部时钟信号为低电平时，输出所述第二 D触发器Q端的数据，得到本双边沿触发器输出的数据。
6.如权利要求1到4中任一项所述的串行接口快闪存储器，其特征在于，所述双边沿触发器包括: 第二、第三、第四多路选择器；各多路选择器的控制端连接所述外部时钟信号，当所述外部时钟信号为高电平时，输出所述第一输入端的数据，当所述外部时钟信号为低电平时，输出所述第二输入端的数据； 所述第二多路选择器的第一输入端与输出端相连，第二输入端连接待采样的数据；所述第三多路选择器 的第二输入端与输出端相连，第一输入端连接待采样的数据；所述第四多路选择器的第一、第二输入端分别与所述第二、第三多路选择器的输出端相连。
7.如权利要求1到4中任一项所述的串行接口快闪存储器，其特征在于，所述双边沿触发器包括: 第二反相器，用于对所述外部时钟信号取反得到时钟反相信号；第一、第二、第三、第四、第五、第六、第七N型MOS管；及第一、第二、第三、第四、第五、第六、第七P型MOS管； 所述第一 N型MOS管的源极接地，栅极连接待采样的数据，漏极连接所述第二 N型MOS管的源极，该连接点为第二连接点；所述第二 N型MOS管的栅极连接所述外部时钟信号，漏极与第一 P型MOS管的漏极相连；所述第一 P型MOS管的栅极连接所述时钟反相信号，源极与第二 P型MOS管的漏极相连，该连接点为第一连接点；第二 P型MOS管的源极接高电平，栅极连接待采样的数据； 所述第三N型MOS管的源极接地，栅极连接所述第二 N型MOS管和第一 P型MOS管的共漏点，漏极连接所述第四N型MOS管的源极；所述第四N型MOS管的栅极连接所述时钟反相信号，漏极与第三P型MOS管的漏极相连；所述第三P型MOS管的栅极连接所述外部时钟信号，源极与第四P型MOS管的漏极相连；第四P型MOS管的源极接高电平，栅极连接所述第二 N型MOS管和第一 P型MOS管的共漏点； 所述第五N型MOS管的源极连接所述第二连接点，漏极连接所述第五P型MOS管的漏极，栅极连接所述时钟反相信号；所述第五P型MOS管的源极连接所述第一连接点，栅极连接所述外部时钟信号； 所述第六N型MOS管的源极接地，栅极连接所述第五N型MOS管和第五P型MOS管的共漏点，漏极连接所述第七N型 MOS管的源极；所述第七N型MOS管的栅极连接所述外部时钟信号，漏极与第六P型MOS管的漏极相连；所述第六P型MOS管的栅极连接所述时钟反相信号，源极与第七P型MOS管的漏极相连；第七P型MOS管的源极接高电平，栅极连接所述第五N型MOS管和第五P型MOS管的共漏点； 所述第四N型MOS管M6和第三P型MOS管的共漏点、及第七N型MOS管和第六P型MOS管的共漏点共同作为本双边沿触发器的输出。
全文摘要
本发明提供了一种串行接口快闪存储器，包括输入接口、存储单元、输出接口；所述输入接口为双边沿触发器，用于接收外部时钟信号作为控制信号，接收输入信号作为待采样的数据，在外部时钟信号的上升沿和下降沿对输入信号采样，得到输入数据，保存进所述存储单元中；所述输出接口用于输出所述存储单元中的数据。本发明能够提高串行接口快闪存储器的数据传输速率。
文档编号G11C7/10GK103247324SQ20121002649
公开日2013年8月14日 申请日期2012年2月7日 优先权日2012年2月7日
发明者王林凯, 胡洪 申请人:北京兆易创新科技股份有限公司