与单存储列和多存储列兼容的半导体器件的制作方法

专利名称：与单存储列和多存储列兼容的半导体器件的制作方法
技术领域：
本申请涉及存储器件和包括该存储器件的存储系统，更具体地，涉及与单存储列和多存储列兼容的存储器件和包括该存储器件的存储系统。
背景技术：
诸如DRAM (动态随机存取存储器)的半导体存储器件被广泛地用作例如服务器的计算机的主存储器。主存储器的存储容量和速度需求持续提高以支持高速硬件和复杂软 件。已经开发多种技术以实现海量存储器。

发明内容
本发明构思提供一种存储器件和包括该存储器件的存储系统，其中多个堆叠的存储器层根据模式信号选择性地作为单存储列或多存储列工作。根据一些实施例的存储器件包括第一存储器层和堆叠在第一存储器层上的第二存储器层。第一存储器层和第二存储器层被配置为接收至少一个地址信号和/或至少一个芯片选择信号，被配置为响应于该至少一个地址信号和/或该至少一个芯片选择信号选择性地在单存储列模式下或在双存储列模式下工作。在一些实施例中，第一存储器层和第二存储器层是相同的类型的存储器芯片，并且第一存储器层和第二存储器层的每个包括在其中形成存储单元的核心电路单元、以及相对于存储单元形成的外围电路单元。—些实施例规定第一存储器层和第二存储器层是不同的类型的存储器芯片，而且第一存储器层和第二存储器层的每个包括在其中形成存储单元的核心电路单元、以及相对于存储单元形成的外围电路单元。在一些实施例中，第一存储器层还包括主电路区域，其被配置为与该存储器件外部的至少一个器件进行接口连接。一些实施例规定，第一存储器层和第二存储器层的每个包括缓冲单元，被配置为响应于芯片识别信号接收该至少一个地址信号和/或该至少一个第一芯片选择信号；以及芯片选择地址控制单元，被配置为响应于芯片识别信号和模式信号确定是否根据该至少一个地址信号和/或该至少一个芯片选择信号选择第一存储器层和/或第二存储器层的相应的一个，并且用于产生用于确定单存储列模式或双存储列模式的至少一个芯片选择地址控制信号。在一些实施例中，该至少一个芯片选择信号包括第一芯片选择信号和第二芯片选择信号，并且使用硅通孔(TSV)将接收至少一个地址信号、第一芯片选择信号、和第二芯片选择信号的第一存储器层的缓冲单元的输出信号线电连接到提供给第二存储器层的芯片选择地址控制单元的至少一个地址信号、第一芯片选择信号、和第二芯片选择信号的信号线。一些实施例规定，芯片选择地址控制单元包括第一逻辑单元，被配置为根据第一芯片选择信号、第二芯片选择信号、和芯片识别信号产生第一 ME芯片选择地址信号；第一缓冲器，被配置为响应于模式信号的互补信号将第一 ME芯片选择地址信号传送到第一节点；第二缓冲器，被配置为输入第一节点的信号并产生ME芯片选择行地址控制信号；以及第二逻辑单元，被配置为根据第一芯片选择信号、地址信号、和芯片识别信号产生第一OTHER芯片选择地址信号。芯片选择地址控制单元还可以包括第三缓冲器，被配置为响应于模式信号的互补信号将第一 OTHER芯片选择地址信号传送到第二节点；第四缓冲器，被配置为输入第二节点的信号并产生另一芯片选择行地址控制信号；第三逻辑单元，被配置为根据第一芯片选择信号、第二芯片选择信号、和芯片识别信号产生第二 ME芯片选择地址信号；第五缓冲器，被配置为响应于模式信号将第二 ME芯片选择地址信号传送到第一节点；第四逻辑单元，被配置为根据第一芯片选择信号、第二芯片选择信号、和芯片识别信号产生第二 OTHER芯片选择地址信号；以及第六缓冲器，被配置为响应于模式信号将第二OTHER芯片选择地址信号传送到第二节点。
在一些实施例中，芯片选择地址控制单元还包括第七缓冲器，当电源施加于该存储器件时被使能，而且被配置为传送第二 ME芯片选择地址信号；第八缓冲器，被配置为产生第七缓冲器的输出作为ME芯片选择列地址控制信号；第九缓冲器，当电源施加于存储器件时被使能，而且被配置为传送第二 OTHER芯片选择地址信号；以及第十缓冲器，被配置为产生第九缓冲器的输出作为另一芯片选择列地址控制信号。一些实施例规定，多个存储器层以这样的方式堆叠在第二存储器层上，以使得可以选择多个存储器层在单存储列模式或多存储列模式下工作。在一些实施例中，第一存储器层和第二存储器层被配置为响应于芯片识别信号和模式信号接收至少一个地址信号和/或至少一个芯片选择信号。在一些实施例中，从第一存储器层中包括多个熔丝的熔丝盒提供模式信号。一些实施例规定，从模式寄存器提供模式信号。在一些实施例中，存储器件还包括接口层，其被配置为响应于芯片识别信号接收至少一个地址信号或至少一个芯片选择信号，并根据响应于模式信号接收的地址信号或芯片选择信号产生芯片选择控制信号。本发明的一些实施例包括一种存储器件，其包括第一数据输入/输出单元，被配置为响应于第一芯片识别信号向/从第一存储器层输入/输出数据；第二数据输入/输出单元，被配置为响应于第二芯片识别信号向/从第二存储器层输入/输出数据，第二存储器层堆叠在第一存储器层上；第一主数据输入/输出单元，在第一组数据输入/输出焊盘之间连接到第一输入/输出单元；以及第二主数据输入/输出单元，在第二组数据输入/输出焊盘之间连接到第二数据输入/输出单元。在一些实施例中，第一数据输入/输出单元、第一主数据输入/输出单元、和第二主数据输入/输出单元布置在第一存储器层中，并且第二数据输入/输出单元布置在第二存储器层中。一些实施例规定，第二数据输入/输出单元和第二主数据输入/输出单元彼此使用TSV电连接。一些实施例包括接口层，在其中布置第一主数据输入/输出单元和第二主数据输入/输出单元。在一些实施例中，第一数据输入/输出单元布置在第一存储器层中，并且第二数据输入/输出单元布置在第二存储器层中。一些实施例规定，第一数据输入/输出单元和第一主数据输入/输出单元彼此使用第一 TSV电连接，并且第二数据输入/输出单元和第二主数据输入/输出单元彼此使用第二 TSV电连接。注意到，根据一个实施例描述的本发明构思的各方面可以并入不同的实施例中，尽管没有对此进行具体地描述。即，全部实施例和/或任何实施例的特征可以以任何方式和/或组合进行组合。在以下给出的说明书中详细阐明本发明构思的这些及其他目的和/或方面。


包括附图以提供本发明构思的更进一步的理解，并且附图被并入说明书和构成说明书的一部分。附图和说明一起图示本发明构思的一些实施例，用来解释本发明构思的原理。
图IA和IB是根据本发明构思的一些实施例的与单存储列或双存储列兼容的存储器件的截面图；图2是根据本发明构思的一些实施例的与单存储列或双存储列兼容的存储器件的框图；图3是图2的芯片选择地址控制单元的电路图；图4A至6B图示图2的存储器件的数据输出结构；图7是根据本发明构思的一些实施例的与单存储列或多存储列兼容的存储器件的框图；图8A至8E是图7的与单存储列或多存储列兼容的存储器件的截面图；图9A和9B是根据本发明构思的一些实施例的与单存储列或双存储列兼容的存储器件的截面图；图10是参考图9描述的与单存储列或双存储列兼容的存储器件的框图；图11是图10的芯片选择MUX单元的电路图；图12是图10的芯片选择匹配单元的电路图；图13至15是图10的存储器件的数据输出结构的截面图；图16是根据本发明构思的一些实施例的与单存储列或多存储列兼容的存储器件的框图；图17A至17E是图16的与单存储列或多存储列兼容的存储器件的截面图；图18A和18B图示包括根据本发明构思的一些实施例的存储器件的存储系统；图19A和19B图示包括根据本发明构思的一些实施例的存储器件的存储系统；图20是图示按照本发明构思的一些实施例的一般线程存储模块的图；图21是包括多个根据本发明构思的一些实施例的存储器件的存储模块的图；图22是根据本发明构思的一些实施例的一般双存储列存储模块的图；图23是包括多个根据本发明构思的一些实施例的存储器件的存储模块的图。
具体实施例方式现在将参照附图更全面地描述本发明构思，附图中示出本发明构思的实施例。但是，本发明构思不应理解为限于这里阐述的实施例。相反地，提供这些实施例是为了使本公开更加充分和完整，并且全面地向本领域技术人员传达本发明构思的范围。不难理解，虽然这里可以使用术语第一、第二等来描述各种元件，但这些元件不应受到这些术语的限制。这些术语仅仅用于将一个元件与另一个元件区分开来。因而，下面讨论的第一元件也可以称为第二元件而不脱离本发明构思的范围。另外，如这里使用的，单数形式“一”、“一个”和“该”意在同样包括复数形式，除非上下文明确给出相反指示。还应该理解，如这里使用的，术语“包括”和/或“包含”是开放的，并且包括一个或多个所描述的元件、步骤和/或功能，但是不排除一个或多个未描述的元件、步骤和/或功能。术语“和/或”包括相关的所列项目中的任何一个或其中的一个或多个的全部组合。同样不难理解，当元件被称为“连接到”另一元件时，其可以直接连接到所述另一元件，或者可以存在居间元件。相反，当元件被称为“直接连接到”另一元件时，不存在居间元件。还应该理解，图示的元件的尺寸和相对方位可能未按照比例示出，而且在一些情形下已经被夸大用于说明的目的。
除非另外定义，否则这里使用的所有术语(包括技术和科学术语)具有与本发明构思所属技术领域普通技术人员所通常理解的相同的含义。还应该理解，诸如常用词典中定义的术语的术语，应该被解释为具有与它们在相关领域和/或本说明书的上下文中的含义一致的含义，而不应理想化地或过分形式化地对其进行解释，除非这里明确地如此定义。应当理解，前面的一般说明和后面的详细说明都是示范性的，并且提供要求保护的发明构思的附加解释。本发明构思的一些实施例中详细指示了附图标记，其示例在参考附图中表示。全部附图中，相似的附图标记用于指代说明书和附图中的相同或相似的元件。诸如服务器的计算机的一个存储器芯片可能无法满足主存储器需要的存储容量。可以使用其中多个存储器芯片安装在模块基底上的双列直插存储模块(DIMM)。如果存储器芯片以平面方式布置在模块基底上，则安装在模块基底上的存储器芯片的数目将受到限制，这将限制存储容量。因而，这里描述安装其中在模块基底上以立体和/或三维的方式堆叠多个存储器芯片的存储器件的方法。为描述存储器件的存储容量，可以介绍存储器芯片上的存储体(bank)和模块结构上的存储列(rank)。可以使用DRAM芯片作为示例来描述存储体和存储列。DRAM芯片的存储核心可以包括多个存储体。存储体可以被定义为一组可存取的存储单元。可以通过地址(具体地，存储体地址)来一般地识别存储体。在包括一个或多个DRAM芯片的存储模块上，存储列可以被定义为与公共地接收的命令和地址对应的一组DRAM芯片，与该存储列关联的一个或多个DRAM芯片的每个可以同时地接收所述命令和地址。通常，使用提供给存储模块的芯片选择信号(CS)来识别存储列。响应于针对高集成度和大容量存储器的需求，安装在存储模块上的存储器芯片可以使用堆叠存储器芯片的立体结构(3D)布置技术。存储器芯片的3D布置方法可以提供一个存储器芯片到多个存储器芯片的常规划分。堆叠存储器芯片可以实现大容量存储器。堆叠在DRAM芯片中的每个存储器芯片可以是具有相同的结构且能够进行独立的读和写操作的一般DRAM芯片。用于驱动DRAM芯片的存储器控制器可以通过使用与DRAM芯片中堆叠的每个存储器芯片对应的芯片选择信号来选择性地存取存储器芯片。该情况下，堆叠在DRAM芯片中的存储器芯片可以作为多存储列操作。在一些实施例中，存储器控制器可以将堆叠在DRAM芯片中的存储器芯片识别为一个存储器芯片，并且选择性地存取所述存储器芯片。该情况下，堆叠在DRAM芯片中的存储器芯片作为单存储列操作，其中通过使用一个芯片选择信号来选择所述存储器芯片。根据存储器控制器的选择请求，提供其中堆叠在DRAM芯片中的存储器芯片与单存储列或多存储列兼容的存储器件。图IA和IB是根据本发明构思的一些实施例的与单存储列或双存储列兼容的存储器件10的截面图。参照图IA和1B，通过在印刷电路板(PCB) 11上堆叠第一存储器芯片12和第二存储器芯片14来封装存储器件10。作为外部端子的焊球Ils布置在PCBll的背面。焊球Ils连接到地址信号RA、CA、芯片选择信号CSO、CSl、时钟信号CK、时钟使能信号CKE、行地址选 通信号RAS、列地址选通信号CAS、写使能信号WE、电源电压VDDJP /或接地信号VSS等。这些命令和地址信号可以从存储器控制器提供，并且可以通过使用凸块(bump) 12b电连接到第一存储器芯片12。虽然存储器件10包括堆叠在一个半导体封装中的两个存储器芯片12和14，但是本发明构思不限于此，并且可以堆叠两个或更多存储器芯片。第一存储器芯片12和第二存储器芯片14可以包括其中形成存储单元的核心电路单元和其中相对于存储单元形成外围电路的外围电路单元。堆叠在第二存储器芯片14下面的第一存储器芯片12还可以包括用于存储器件10与外部进行接口连接的电路区域(以下称为“主电路区域”)。包括在第一存储器芯片12中的核心电路单元和外围电路单元执行读/写操作以与主电路区域进行接口连接。包括主电路区域的第一存储器芯片12可以是主芯片。堆叠在第一存储器芯片12上面的第二存储器芯片14可以电连接到第一存储器芯片12的主电路区域，并且包括在其中的核心电路单元和外围电路单元执行读/写操作。连接到作为主芯片的第一存储器芯片12的第二存储器芯片14可以被称作从芯片。存储器件10具有堆叠结构，其中第一存储器芯片12和第二存储器芯片14通过使用硅通孔(TSV)12t和14t以及微凸块14b彼此电连接。虽然本实施例中存储器件10具有其中第一存储器芯片12和第二存储器芯片14通过使用TSV12t和14t以及微凸块14b彼此电连接的堆叠结构，但是本发明构思不限于此，并且存储器件10可以具有其中第一存储器芯片12和第二存储器芯片14通过使用焊接线(wire bonding)、中介层(interposer)、和/或包括导线的载带(tape)等彼此电连接的堆叠结构。此外，第一存储器芯片12和第二存储器芯片14可以通过使用利用射频(RF)和/或超声的辐射方法、利用磁感应的感应耦合方法、和/或利用磁场共振的非辐射方法来彼此电连接。辐射方法通过使用诸如单极或平面反转F天线(PIFA)的天线无线发送信号。在随时间变化的电场和/或磁场彼此交互的同时功率辐射。如果两个天线具有相同的频率，则可以根据入射波的极化性质接收信号。感应耦合方法使用多个线圈，使得在一个方向上强烈地感应磁场，并且当以类似的频率共振的线圈变得彼此非常地接近时，发生感应耦合。非辐射方法使用通过近距电场在两个以相同频率共振的媒体之间移动电波的渐逝波率禹合(evanescent wave coupling)。在图IA中，存储器件10作为单存储列操作，其中通过一个芯片选择信号(未示出)选择第一存储器芯片12和第二存储器芯片14。可以通过地址信号/RA、RA选择性地存取第一存储器芯片12和第二存储器芯片14。地址信号/RA是地址信号RA的互补信号。通过地址信号/RA存取第一存储器芯片12。通过地址信号RA存取第二存储器芯片14。例如，如果第一存储器芯片12和第二存储器芯片14的每个具有4G比特存储容量，则存储器件10像一个具有8G比特存储容量的存储器芯片一样操作。在图IB中，存储器件10作为双存储列操作，其中通过两个芯片选择信号CSO和CSl选择第一存储器芯片12和第二存储器芯片14。通过芯片选择信号CSO和CSl选择性
地存取第一存储器芯片12和第二存储器芯片14。通过芯片选择信号CSO存取第一存储器芯片12。通过芯片选择信号CSl存取第二存储器芯片14。例如，如果第一存储器芯片12和第二存储器芯片14的每个具有4G比特存储容量，则存储器件10像两个具有4G比特存储容量的存储器芯片一样操作。图2是根据本发明构思的一些实施例的与单存储列或双存储列兼容的存储器件10的框图。参照图2，存储器件10包括堆叠在封装中的第一存储器芯片12和第二存储器芯片14。第一存储器芯片12和第二存储器芯片14堆叠在一个封装中，因而，为了描述方便，将第一存储器芯片12和第二存储器芯片14分别称为第一存储器层和第二存储器层。第一存储器层12包括缓冲器单元21、芯片选择地址控制单元22、命令译码器23、地址译码器24、存储单元阵列25、和数据输入/输出单元26。存储单元阵列25可以被配置为包括存储单元的核心电路单元。缓冲器单元21、芯片选择地址控制单元22、命令译码器23、地址译码器24、和数据数据输入/输出单元可以被配置为相对于存储单元阵列25的外围电路单元。第二存储器层14可以以与第一存储器层12同样的方式配置。为避免冗长的说明，具体地描述第一存储器层12的元件。第一存储器层12的缓冲器单元21响应于芯片识别信号CID接收地址信号RA、第一芯片选择信号CS0、和第二芯片选择信号CSl。芯片识别信号CID识别第一存储器层12。通过布置在第一存储器层12中的熔丝盒(未示出)提供芯片识别信号CID。熔丝盒包括多个熔丝。通过熔丝盒中包含的选择性地切断的熔丝的组合来设置芯片识别信号CID。地址信号RA、第一芯片选择信号CS0、和第二芯片选择信号CSl可以通过存储器控制器提供。地址信号RA可以是寻址存储单元阵列25的字线的行地址信号。具体地，地址信号RA可以被设置为寻址存储单元阵列25的多个存储体A_BANK、B_BANK、C_BANK、D_BANK、E_BANK、F_BANK、G_BANK、和H_BANK的地址信号当中的最高有效位(MSB)。存储器控制器可以提供列地址信号CA而不是行地址信号RA。列地址信号CA寻址存储单元阵列25的位线。可以设置第一芯片选择信号CSO以选择第一存储器层12。可以设置第二芯片选择信号CSl以选择第二存储器层14。缓冲器单元21包括响应于芯片选择信号CID接收地址信号RA的第一缓冲器211、接收第一芯片选择信号CSO的第二缓冲器212、和接收第二芯片选择信号CSl的第三缓冲器213。缓冲器单元21接收的地址信号RA、第一芯片选择信号CSO、和第二芯片选择信号CSl被发送到芯片选择地址控制单元22。芯片选择地址控制单元22响应于芯片选择信号CID确定是否选择与芯片选择地址控制单元22对应的芯片或其他的芯片，并且响应于模式信号FID确定单存储列模式或双存储列(多存储列)模式。可以通过布置在第一存储器层12中的熔丝盒(未示出)提供模式信号CID。熔丝盒包括多个熔丝。通过熔丝盒中包含的选择性地切断的熔丝的组合来设置模式信号CID。也可以根据存储在模式寄存器MRS中的比特信息来设置模式信号FID。芯片选择地址控制单元22响应于芯片选择信号CID和模式信号FID根据发送到缓冲器单元21的地址信号RA、第一芯片选择信号CS0、和第二芯片选择信号CSl产生芯片选择地址控制信号 CS_ME2R0W、CS_ME2C0L、CS_0THER2R0W、和 CS_0THER2C0L。芯片选择地址 控制单元22产生ME芯片选择行地址控制信号CS_ME2R0W、OTHER芯片选择行地址控制信号CS_ME2C0L、ME芯片选择列地址控制信号CS_0THER2R0W、和OTHER芯片选择列地址控制信号CS_0THER2C0Lo命令译码器23根据命令信号CMD和从芯片选择地址控制单元22输出的芯片选择地址控制信号 CS_ME2R0W、CS_ME2C0L、CS_0THER2R0W、和 CS_0THER2C0L 产生命令控制信号。命令译码器23可以包括行命令译码器和列命令译码器。命令控制信号被发送到地址译码器24。地址译码器24包括寻址存储单元的行译码器和列译码器，并且响应于命令控制信号和地址信号ADDR激活选择存储单元的字线和位线。存储单元阵列25 可以包括存储体 A_BANK、B_BANK、C_BANK、D_BANK、E_BANK、F_BANK、G_BANK、和 H_BANK。数据输入/输出单元26驱动向存储单元阵列25写数据和从其读数据。写入数据被顺序地输入到数据输入/输出焊盘DQ，传送到数据输入/输出单元26的输入缓冲器和触发器，并且通过串行到并行转换单元转换为并行数据。并行数据通过写入数据对齐单元传送到数据输入/输出驱动单元/读出放大单元，写入数据对齐单元将并行数据调整为在存储单元阵列25中排成一行。数据被从存储单元阵列25读取，作为并行读出数据通过数据输入/输出驱动单元/读出放大单元输出，通过读出数据对齐单元或读先入/先出(FiFo)单元调整，通过并行到串行转换单元转换为串行数据，并且通过输出缓冲器顺序地输出到数据输入/输出焊盘DQ。除了第二存储器层14的缓冲器单元21b响应于芯片识别信号CID被禁止以外，包括在第一存储器层12中的缓冲器单元21、芯片选择地址控制单元22、命令译码器23、地址译码器24、存储单元阵列25、和数据数据输入/输出单元26可以以相同的方式配置并在第二存储器层14中操作。第一存储器层12的缓冲器单元21通过响应于芯片选择信号CID被使能的第一至第三缓冲器211、212、和213接收地址信号RA、第一芯片选择信号CS0、和第二芯片选择信号CS1。第一至第三缓冲器211、212、和213将地址信号RA、第一选择信号CS0、和第二芯片选择信号CSl传送到输出信号线211a、212a、和213a。可以通过使用TSV211t、212t、和213t将第一存储器层12的缓冲器单元21的输出信号线211a、212a、和213a电连接到第二存储器层14。通过使用TSV21U将接收地址信号RA的缓冲器单元21的输出信号线211a电连接到第二存储器层14的信号线211b。第二存储器层14的信号线211b是提供给第二存储器层14的芯片选择地址控制单元22b的地址信号RA线。S卩，通过使用TSV21U将通过第一存储器层12的第一缓冲器211输入的地址信号RA提供给第二存储器层14的芯片选择地址控制单元22b。接收第一芯片选择信号CSO的第二缓冲器212的输出信号线212a电连接到第二存储器层14的信号线212b。第二存储器层14的信号线212b是提供给第二存储器层14的芯片选择地址控制单元22b的第一芯片选择信号CSO。S卩，通过使用TSV212t将通过第一存储器层12的第二缓冲器212输入的第一芯片选择信号CSO提供给第二存储器层14的芯片选择地址控制单元22b。接收第二芯片选择信号CSl的第三缓冲器213的输出信号线213a电连接到第二存储器层14的信号线213b。第二存储器层14的信号线213b是提供给第二存储器层14的芯片选择地址控制单元22b的第一芯片选择信号CSl。即，通过使用TSV213t将通过第一存储器层12的第三缓冲器213输入的第二芯片选择信号CSl提供给第二存储器层14的芯片选择地址控制单元22b。 第一存储器层12的数据输入/输出单元26驱动向存储单元阵列25写数据和从其读数据。同样地，第二存储器层14的数据输入/输出单元26b驱动向第二存储器层14的存储单元阵列写数据和从其读数据。连接到第一存储器层12的数据输入/输出单元26的数据输入/输出线27a电连接到与第二存储器层14的数据输入/输出单元26b相连的数据输入/输出线27b。图3是图2的芯片选择地址控制单元22的电路图。参照图3，芯片选择地址控制单元22包括第一至第四组合逻辑单元310、320、330、和340、以及缓冲器311 - 313,321 一 323,331 一 334、和341 — 344。第一至第四组合逻辑单元310、320、330、和340响应于芯片识别信号CID确定是否选择包括芯片选择地址控制单元22的第一至第四组合逻辑单元310、320、330、和340的芯片或其他芯片。缓冲器311、321、334、和344响应于模式信号FID确定单存储列模式或双存储列模式。第一组合逻辑单兀310响应于第一芯片选择信号CS0、地址信号RA、和芯片选择信号CID的逻辑电平和信号转变时间产生第一 ME芯片选择地址信号CS_ME_R0W。第一 ME芯片选择地址信号CS_ME_R0W通过响应互补模式信号FIDB的缓冲器311被传送到第一节点N31。通过缓冲器312和313产生第一节点N31的信号作为ME芯片选择行地址控制信号CS_ME2R0W。互补模式信号FIDB与模式信号FID互补。在第一存储器层12中，可以响应于逻辑高电平的第一芯片选择信号CS0、逻辑低电平的地址信号/RA、和逻辑高电平的芯片选择信号CID激活第一 ME芯片选择地址信号CS_ME_R0W。因此，ME芯片选择行地址控制信号CS_ME2R0W意指通过互补地址信号/RA选择和存取第一存储器层12。ME行地址控制信号CS_ME2R0W被提供给命令译码器23的行命令译码器。第二组合逻辑单兀320响应于第一芯片选择信号CS0、地址信号RA、和芯片选择信号CID的逻辑电平和信号转变时间产生第一 OTHER芯片选择地址信号CS_0THER_R0W。第一OTHER芯片选择地址信号CS_0THER_R0W通过响应互补模式信号FIDB的缓冲器321被传送到第二节点N32。通过缓冲器322和333产生第二节点N32的信号作为OTHER芯片选择行地址控制信号CS_0THER2R0W。在第一存储器层12中，可以响应于逻辑高电平的第一芯片选择信号CS0、逻辑高电平的地址信号/RA、和逻辑高电平的芯片选择信号CID激活第一 OTHER芯片选择地址信号CS_0THER_R0W。因此，OTHER芯片选择行地址控制信号CS_0THER2R0W意指除了第一存储器层12之外的存储器层被存取。例如，OTHER芯片选择行地址控制信号CS_0THER2R0W意指通过地址信号RA选择和存取第二存储器层14。OTHER芯片选择行地址控制信号CS_0THER2R0W被提供给命令译码器23的行命令译码器。第三组合逻辑单兀330响应于第一芯片选择信号CS0、第二芯片选择信号CSljP芯片选择信号CID的逻辑电平和信号转变时间产生第二 ME芯片选择地址信号CS_ME_C0L。第二 ME芯片选择地址信号CS_ME_C0L通过响应模式信号FID的缓冲器334被传送到第一节点N31。通过缓冲器312和313产生第一节点N31的信号作为ME芯片选择行地址控制信号 CS_ME2R0W。在第一存储器层12中，可以响应于逻辑高电平的第一芯片选择信号CS0、逻辑低 电平的第二芯片选择信号CS1、和逻辑高电平的芯片选择信号CID激活第二 ME芯片选择地址信号CS_ME_C0L。因此，ME芯片选择行地址控制信号CS_ME2R0W意指通过第二芯片选择信号CSl选择和存取第一存储器层12。通过当施加外部电源VEXT时使能的缓冲器331将第二 ME芯片选择地址信号CS_ME_C0L传送到缓冲器332，通过缓冲器332和333产生第二 ME芯片选择地址信号CS_ME_COL作为ME芯片选择列地址控制信号CS_ME2C0L。ME芯片选择列地址控制信号CS_ME2C0L被提供给命令译码器23的命令译码器。第四组合逻辑单兀340响应于第一芯片选择信号CS0、第二芯片选择信号CS1、和芯片选择信号CID的逻辑电平和信号转变时间产生第二 OTHER芯片选择地址信号CS_0THER_C0L。第二 OTHER芯片选择地址信号CS_0THER_C0L通过响应模式信号FID的缓冲器344被传送到第二节点N32。通过缓冲器322和333产生第二节点N32的信号作为OTHER芯片选择行地址控制信号CS_0THER2R0W。在第一存储器层12中，可以响应于逻辑高电平的第一芯片选择信号CS0、逻辑高电平的第二芯片选择信号CS1、和逻辑高电平的芯片选择信号CID激活第二 OTHER芯片选择地址信号CS_0THER_C0L。因此，OTHER芯片选择行地址控制信号CS_0THER2R0W意指除了第一存储器层12之外的存储器层被存取。例如，OTHER芯片选择行地址控制信号CS_0THER2R0W意指通过第二芯片选择信号CSl选择和存取第二存储器层14。通过当施加外部电源VEXT时使能的缓冲器341将OTHER芯片选择地址信号CS_0THER_C0L传送到缓冲器342，通过缓冲器342和343产生OTHER芯片选择列地址控制信号CS_0THER2C0L。OTHER芯片选择列地址控制信号CS_0THER2C0L被提供给命令译码器23的列命令译码器。当第一存储器层12和第二存储器层14以相同方式配置时，芯片选择地址控制单元22需要不同的命令译码器路径以确定是否选择芯片选择单元22的芯片或其他的芯片。因此，芯片选择地址控制单元22向命令译码器23的行命令译码器提供ME芯片选择行地址控制信号CS_ME2R0W和OTHER芯片选择行地址控制信号CS_0THER2R0W，并且向命令译码器23的列命令译码器提供ME芯片选择列地址控制信号CS_ME2C0L和OTHER芯片选择列地址控制信号 CS_0THER2C0L。当通过地址信号RA和第一芯片选择信号CSO存取第一存储器层12时，第一存储器层12的芯片选择地址控制单元22激活(activate) ME芯片选择行地址控制信号CS_ME2R0W和ME芯片选择列地址控制信号CS_ME2C0L，并且停用(deactivate)0THER芯片选择行地址控制信号CS_0THER2R0W和OTHER芯片选择列地址控制信号CS_0THER2C0L。为此，第二存储器层14的芯片选择地址控制单元22b停用ME芯片选择行地址控制信号CS_ME2R0W和ME芯片选择列地址控制信号CS_ME2C0L，并且激活OTHER芯片选择行地址控制信号CS_0THER2R0W和OTHER芯片选择列地址控制信号CS_0THER2C0L。当通过地址信号RA和第一芯片选择信号CSO存取第二存储器层14时，第二存储器层14的芯片选择地址控制单元22b激活ME芯片选择行地址控制信号CS_ME2R0W和ME芯片选择列地址控制信号CS_ME2C0L，并且停用OTHER芯片选择行地址控制信号CS_·0THER2R0W和OTHER芯片选择列地址控制信号CS_0THER2C0L。为此，第一存储器层12的芯片选择地址控制单元22停用ME芯片选择行地址控制信号CS_ME2R0W和ME芯片选择列地址控制信号CS_ME2C0L，并且激活OTHER芯片选择行地址控制信号CS_0THER2R0W和OTHER芯片选择列地址控制信号CS_0THER2C0L。图4A至6B图示图2的存储器件10的数据输出结构。图4A和4B分别是当存储器件10作为单存储列操作时存储器件10的单通道结构的截面图及其时序图。图5A和5B分别是当存储器件10作为双存储列(多存储列)操作时存储器件10的单通道结构的截面图及其时序图。图6A和6B分别是当存储器件10作为双存储列(多存储列)操作时存储器件10的线程(threaded)通道结构的截面图及其时序图。在单通道结构中，响应于连同从存储器控制器提供的激活命令一起输入的地址信号通过单通道输出数据。在线程通道结构中，根据从存储器控制器提供的多个激活命令通过双通道输出数据。参照图4A,响应于连同时钟信号CLK和互补地址信号/RA —起输入的命令信号，CMD第一存储器层12输出数据到数据输入/输出单元26。第一存储器层12的数据输入/输出单元26连接到数据输入/输出线27a。响应于连同时钟信号CLK和地址信号RA —起输入的命令信号CMD,第二存储器层14输出数据到数据输入/输出单兀26b。第二存储器层14的数据输入/输出单元26b连接到数据输入/输出线27b。第一存储器层12的数据输入/输出线27a通过TSV27t电连接到第二存储器层14的数据输入/输出线27b。第一存储器层12和第二存储器层14的数据输入/输出线27a和27b可以配置为例如8比特。第一存储器层12还包括当第一存储器层12作为主芯片操作时用于与存储器件10的外部进行接口连接的主数据输入/输出单元28。第一存储器层12的输入/输出线27a连接到主数据输入/输出单元28。主数据输入/输出单元28连接到数据输入/输出焊盘DQ[7:0]。响应于互补地址信号/RA的激活而被选择的第一存储器层12输出8比特数据到数据输入/输出焊盘DQ[7:0]。响应于地址信号RA的激活而被选择的第二存储器层14输出8比特数据到数据输入/输出焊盘DQ[7:0]。即，存储器件10作为单存储列操作。图4B是参考图4A描述的具有单通道结构且作为单存储列操作的存储器件10中输入写入数据的时序图。
参照图4B，响应于连同时钟信号CLK和地址信号R —起输入的命令信号CMD，写入数据被输入到数据输入/输出焊盘DQ[7:0]。连同顺序地输入的时钟信号CLK 一起接收激活
(active)命令ACT和地址信号RA。地址信号RA可以被设置为寻址存储器件Ml、M2......M8
的每个的第一存储器层12或第二内存层14的存储单元阵列25 (图2)的存储体A_BANK、B_BANK、C_BANK、D_BANK、E_BANK、F_BANK、G_BANK、和 H_BANK 的地址信号当中的 MSB。如果地址信号RA的MSB是逻辑低电平，则作为主芯片操作的第一存储器层12被存取。如果地址信号RA的MSB是逻辑高电平，则作为从芯片操作的第二存储器层14被存取。在时钟信号CLK的定时0，通过激活命令ACT和寻址第一存储器层12的存储体AA_BANK输入具有逻辑低电平的MSB的地址信号RA。在时钟信号CLK的定时4，通过激活命令ACT和寻址第二存储器层14的存储体BB_BANK输入具有逻辑高电平的MSB的地址信号RA。在时钟信号CLK的定时8，通过激活命令ACT和寻址第一存储器层12的存储体C C_BANK输入具有逻辑低电平的MSB的地址信号RA。在时钟信号CLK的定时12，通过激活命 令ACT和寻址第二存储器层14的存储体D D_BANK输入具有逻辑高电平的MSB的地址信号RA。之后，在时钟信号CLK的定时20，通过激活命令ACT和寻址第一存储器层12的存储体E E_BANK输入具有逻辑低电平的MSB的地址信号RA。在时钟信号CLK的定时24，通过激活命令ACT和寻址第二存储器层14的存储体F F_BANK输入具有逻辑高电平的MSB的地址信号RA。以相同的方式，可以连同顺序地输入的时钟信号CLK 一起连续地接收激活命令ACT和地址信号RA。响应于连同时钟信号CLK 一起的命令信号CMD输入和地址信号RA而输入到数据输入/输出焊盘DQ[7:0]的写入数据可以在从时钟信号CLK的定时10处的列激活命令COL起预定的时钟周期(例如7个时钟周期7*tCK)之后被顺序地输入。通过数据输入/输出焊盘DQ[7:0]输入将被写入到第一存储器层12的存储体A A_BANK的8比特写入数据。之后，通过数据输入/输出焊盘DQ[7:0]顺序地输入将被写入到第二存储器层14的存储体B B_BANK的8比特写入数据、将被写入到第一存储器层12的存储体C C_BANK的8比特写入数据、和将被写入到第二存储器层14的存储体D D_BANK的8比特写入数据。参照图4A和4B，通过数据输入/输出焊盘DQ [7:0]输入的将被写入到第一存储器层12的存储体A A_BANK的写入数据通过第一存储器层12的主数据输入/输出单元28、数据输入/输出单元27a、和数据输入/输出单元26被写入到第一存储器层12的存储体AA_BANK。通过数据输入/输出焊盘DQ[7:0]输入的将被写入到第二存储器层14的存储体B B_BANK的写入数据通过第一存储器层12的主数据输入/输出单元28、数据输入/输出27a、TSV27t、第二存储器层14的数据输入/输出线27b、和第二存储器层14的数据输入/输出单元26b被写入到第二存储器层14的存储体B B_BANK。通过数据输入/输出焊盘DQ[7:0]输入的将被写入到第一存储器层12的存储体C C_BANK的写入数据通过第一存储器层12的主数据输入/输出单元28、数据输入/输出单元27a、和数据输入/输出单元26被写入到第一存储器层12的存储体C C_BANK。通过数据输入/输出焊盘DQ[7:0]输入的将被写入到第二存储器层14的存储体D D_BANK的写入数据通过第一存储器层12的主数据输入/输出单元28、数据输入/输出27a、TSV27t、第二存储器层14的数据输入/输出线27b、和第二存储器层14的数据输入/输出单元26b被写入到第二存储器层14的存储体D D_BANK。其间，当存储器件10作为单存储列工作且具有单通道结构时，在通过输入/输出焊盘DQ[7:0]输入将被写入到存储体D D_BANK的写入数据之后写入数据的带宽丢失。这样的丢失归因于限制如果在预定定时规则tFAW内发出四个激活命令则存储器控制器不发出额外的行激活命令的参数。在根据参数tFAW内的四个激活命令通过数据输入/输出焊盘DQ[7:0]接收写入数据之后，存储器件10的数据输入/输出焊盘DQ[7:0]处于空闲状态，直到根据下一个激活命令接收写入数据为止。其中数据输入/输出焊盘DQ[7:0]处于空闲状态的部分是写入数据的带宽丢失的部分。在写入数据的带宽丢失之后，根据在时钟信号CLK的定时20的激活命令ACT通过数据输入/输出焊盘DQ[7:0]顺序地输入将被写入到第一存储器层12的存储体E E_BANK的8比特写入数据和将被写入到第二存储器层14的存储体F F_BANK的8比特写入数据。 通过数据输入/输出焊盘DQ[7:0]输入的将被写入到第一存储器层12的存储体E E_BANK的写入数据通过第一存储器层12的主数据输入/输出单元28以及数据输入/输出单元27a和数据输入/输出单元26被写入到第一存储器层12的存储体E E_BANK。通过数据输入/输出焊盘DQ[7:0]输入的将被写入到第二存储器层14的存储体F数据F_BANK的写入数据通过第一存储器层12的主数据输入/输出单元28、数据输入/输出单元27a、TSV27t、第二存储器层14的数据输入/输出线27b、和第二存储器层14的数据输入/输出单元26b被写入到第二存储器层14的存储体F F_BANK。图5A和5B分别是当存储器件10作为双存储列(多存储列)操作时存储器件10的单通道结构的截面图及其时序图。参照图5A,响应于连同时钟信号CLK和第一芯片选择信号CSO —起输入的命令信号CMD，第一存储器层12输出数据到数据输入/输出单元26。第一存储器层12的数据输入/输出单元26连接到数据线27a。响应于连同时钟信号CLK和第二芯片选择信号CSl —起输入的命令信号CMD，第二存储器层14输出数据到数据输入/输出单元26b。第二存储器层14的数据输入/输出单元26b连接到数据输入/输出线27b。第一存储器层12的数据输入/输出线27a通过使用TSV 27t电连接到第二存储器层14的数据输入/输出线27b。第一存储器层12和第二存储器层14的数据输入/输出线27a和27b可以配置为例如8比特。第一存储器层12还可以包括当第一存储器层12作为主芯片操作时用于与存储器件10的外部进行接口连接的主数据输入/输出单元28。第一存储器层12的输入/输出线27a连接到主数据输入/输出单元28。主数据输入/输出单元28连接到数据输入/输出焊盘DQ [7:0]。响应于第一芯片选择信号CSO的激活而被选择的第一存储器层12输出8比特数据到数据输入/输出焊盘DQ[7:0]。响应于第二芯片选择信号CSl的激活而被选择的第二存储器层14输出8比特数据到数据输入/输出焊盘DQ [7:0]。即，存储器件10作为双存储列操作。图5B是参考图5A描述的具有单通道结构且作为双存储列操作的存储器件10中的输入写入数据的时序图。
参照图5B，响应于连同时钟信号CLK以及第一和第二芯片选择信号CSO和CSl —起输入的命令信号CMD，写入数据被输入数据输入/输出焊盘DQ[7:0]。连同顺序地输入的时钟信号CLK 一起接收激活命令ACT以及第一和第二芯片选择信号CSO和CSl。在时钟信号CLK的定时0，连同激活命令ACT —起输入寻址第一存储器层12的存储体A A_BANK的地址信号(未示出)和逻辑高电平的第一芯片选择信号CS0。在时钟信号CLK的定时4，连同激活命令ACT —起输入寻址第二存储器层14的存储体B B_BANK的地址信号(未示出)和逻辑高电平的第二芯片选择信号CSl。在时钟信号CLK的定时8，连同激活命令ACT —起输入寻址第一存储器层12的存储体C C_BANK的地址信号(未示出)和逻辑高电平的第一芯片选择信号CS0。在时钟信号CLK的定时12，连同激活命令ACT —起输入寻址第二存储器层14的存储体D D_BANK的地址信号(未示出)和逻辑高电平的第二芯片选择信号CSl。在时钟信号CLK的定时16，连同激活命令ACT —起输入寻址第一存储器层12的存储体E E_BANK的地址信号(未示出)和逻辑高电平的第一芯片选择信号CS0。在时钟信号CLK的定时20，连同激活命令ACT —起输入寻址第二存储器层14的存储体F F_BANK的地址信号(未示出)和逻辑高电平的第二芯片选择信号CS1。以相同的方式，可以连同顺序地输入的时钟信号CLK 一起连续地接收激活命令ACT和第一芯片选择信号CSO或第二芯片 选择信号CSl。根据激活命令ACT以及第一芯片选择信号CSO或第二芯片选择信号CSl以及时钟信号CLK而输入到数据输入/输出焊盘DQ [7:0]的写入数据可以在预定时钟周期之后被顺序地输入，例如，从时钟信号CLK的定时10处的列激活命令COL起7个时钟周期数7*tCK。即，将被写入到第一存储器层12的存储体A A_BANK的8比特写入数据被通过数据输入/输出焊盘DQ[7:0]输入。之后，将被写入到第二存储器层14的存储体B B_BANK的8比特写入数据、将被写入到第一存储器层12的存储体C C_BANK的8比特写入数据、将被写入到第二存储器层14的存储体D D_BANK的8比特写入数据、将被写入到第一存储器层12的存储体E E_BANK的8比特写入数据、将被写入到第二存储器层14的存储体F F_BANK的8比特写入数据可以通过数据输入/输出焊盘DQ [7:0]被顺序地输入。参照图5A和5B，通过数据输入/输出焊盘DQ[7:0]输入的将被写入到第一存储器层12的存储体A A_BANK的写入数据被通过第一存储器层12的主数据输入/输出单元28、数据输入/输出单元27a、和数据输入/输出单元26写入到第一存储器层12的存储体A A_BANK0通过数据输入/输出焊盘DQ[7:0]输入的将被写入到第二存储器层14的存储体B B_BANK的写入数据被通过第一存储器层12的主数据输入/输出单元28、数据输入/输出27a、TSV 27t、第二存储器层14的数据输入/输出线27b、和第二存储器层14的数据输入/输出单元26b写入到第二存储器层14的存储体B B_BANK。通过数据输入/输出焊盘DQ[7:0]输入的将被写入到第一存储器层12的存储体C C_BANK的写入数据被通过第一存储器层12的主数据输入/输出单元28、数据输入/输出单元27a、和数据输入/输出单元26写入到第一存储器层12的存储体C C_BANK。通过数据输入/输出焊盘DQ[7:0]输入的将被写入到第二存储器层14的存储体D D_BANK的写入数据被通过第一存储器层12的主数据输入/输出单元28、数据输入/输出27a、TSV 27t、第二存储器层14的数据输入/输出线27b、和第二存储器层14的数据输Λ /输出单元26b写入到第二存储器层14的存储体D D_BANK。通过数据输入/输出焊盘DQ[7:0]输入的将被写入到第一存储器层12的存储体E E_BANK的写入数据被通过第一存储器层12的主数据输入/输出单元28、数据输入/输出单元27a、和数据输入/输出单元26写入到第一存储器层12的存储体E E_BANK。通过数据输入/输出焊盘DQ[7:0]输入的将被写入到第二存储器层14的存储体F F_BANK的写入数据被通过第一存储器层12的主数据输入/输出单元28、数据输入/输出27a、TSV 27t、第二存储器层14的数据输入/输出线27b、和第二存储器层14的数据输入/输出单元26b写入到第二存储器层14的存储体F F_BANK。因此，与作为单存储列操作且具有单通道结构的存储器件10相比，作为双存储列操作且具有单通道结构的存储器件10不具有其中写入数据的带宽丢失的部分。因而，可以提闻与入数据的带宽。 同时，作为双存储列操作且具有单通道结构的存储器件10的第一和第二存储器层12和14可以根据预定的突发长度规则发送与接收读和写入数据。例如，如果突发长度被设置为8，则向数据输入/输出焊盘DQ[7:0]发送和接收的数据传送尺寸可以被设置为64比特。这意味着最小的每传送数据尺寸粒度T_G是64比特。要求小的每传送粒度的图形系统可能需要小于64比特的每传送粒度。因此，可以使用具有双通道的线程通道结构。图6A和6B分别是当存储器件10作为双存储列操作时存储器件10的线程通道结构的截面图及其时序图。在线程通道结构中，方案根据从存储器控制器提供的多个激活命令通过双通道输出数据。参照图6A,响应于连同时钟信号CLK和第一芯片选择信号CSO —起输入的命令信号CMD，第一存储器层12输出数据到数据输入/输出单元26。第一存储器层12的数据输入/输出单元26连接到数据输入/输出线27a。响应于连同时钟信号CLK和第二芯片选择信号CSl —起输入的命令信号CMD,第二存储器层14输出数据到数据输入/输出单兀26b。第二存储器层14的数据输入/输出单元26b连接到数据输入/输出线27b。第二存储器层14的数据输入/输出线27b通过使用TSV 27t电连接到第一存储器层12的第二数据输入/输出线27c。第一存储器层12还可以包括当第一存储器层12作为主芯片操作时用于与存储器件10的外部进行接口连接的第一和第二主数据输入/输出单元28a和28b。第一存储器层12的数据输入/输出线27a连接到第一主数据输入/输出单元28a。第一主数据输入/输出单元28a连接到第一数据输入/输出焊盘DQ [3:0]。第一存储器层12的第二数据输入/输出线27c连接到第二主数据输入/输出单元28b。第二主数据输入/输出单元28b连接到第二数据输入/输出焊盘DQ [7:4]。响应于第一芯片选择信号CSO的激活而被选择的第一存储器层12输出4比特数据到第一数据输入/输出焊盘DQ[3:0]。响应于第二芯片选择信号CSl的激活而被选择的第二存储器层14输出4比特数据到第二数据输入/输出焊盘DQ[7:4]。S卩，存储器件10包括包含到第一数据输入/输出焊盘DQ[3:0]的第一路径以及到第二数据输入/输出焊盘DQ [7:4]的第二路径，并且作为双存储列操作。图6B是参考图6A描述的具有线程通道结构且作为双存储列操作的存储器件10中的输入写入数据的时序图。
参照图6B,响应于连同时钟信号CLK和第一芯片选择信号CSO或第二芯片选择信号CSl —起输入的命令信号CMD，写入数据被输入到第一数据输入/输出焊盘DQ [3:0]。连同顺序地输入的时钟信号CLK 一起接收激活命令ACT以及第一和第二芯片选择信号CSO和CSl。在时钟信号CLK的定时0，连同激活命令ACT —起输入寻址第一存储器层12的存储体A A_BANK的地址信号(未示出)和逻辑高电平的第一芯片选择信号CS0。在时钟信号CLK的定时I，连同激活命令ACT —起输入寻址第二存储器层14的存储体B B_BANK的地址信号(未示出)和逻辑高电平的第二芯片选择信号CSl。在时钟信号CLK的定时8，连同激活命令ACT —起输入寻址第一存储器层12的存储体C C_BANK的地址信号(未示出)和逻辑高电平的第一芯片选择信号CS0。在时钟信号CLK的定时9，连同激活命令ACT —起输入寻址第二存储器层14的存储体D D_BANK的地址信号(未示出)和逻辑高电平的第二芯片选择信号CSl。在时钟信号CLK的定时16，连同激活命令ACT —起输入寻址第一存储器层12的存储体E E_BANK的地址信号(未示出)和逻辑高电平的第一芯片选择信号CS0。在时钟信号
CLK的定时17，连同激活命令ACT —起输入寻址第二存储器层14的存储体F F_BANK的地址信号(未示出)和逻辑高电平的第二芯片选择信号CS1。以相同的方式，可以连同顺序地输入的时钟信号CLK 一起连续地接收激活命令ACT和第一芯片选择信号CSO或第二芯片选择信号CSl。根据激活命令ACT以及第一芯片选择信号CSO或第二芯片选择信号CSl以及时钟信号CLK而输入到第一数据输入/输出焊盘DQ[3:0]的写入数据可以在预定时钟周期之后被顺序地输入，例如，从时钟信号CLK的定时10处的列激活命令COL起7个时钟周期数7*tCK。S卩，在4个周期期间，将被写入到第一存储器层12的存储体A A_BANK的4比特写入数据被通过第一数据输入/输出焊盘DQ[3:0]输入。之后，在4个周期期间，将被写入到第一存储器层12的存储体C C_BANK的4比特写入数据被通过第一数据输入/输出焊盘DQ[3:0]输入。之后，在4个周期期间，将被写入到第一存储器层12的存储体E E_BANK的4比特写入数据被通过第一数据输入/输出焊盘DQ[3:0]输入。在4个周期期间，通过第二数据输入/输出焊盘DQ[7:4]输入将被写入到第二存储器层14的存储体B B_BANK的4比特写入数据。之后，在4个周期期间，通过第二数据输入/输出焊盘DQ[7:4]输入将被写入到第二存储器层14的存储体D D_BANK的4比特写入数据。在4个周期期间，通过第二数据输入/输出焊盘DQ[7:4]输入将被写入到第二存储器层14的存储体F F_BANK的4比特写入数据。具有线程通道结构且作为双存储列操作的存储器件10可以将最小的每传送数据尺寸粒度减少到32比特。因此，存储器件10可以适合于诸如要求小的每传送粒度的图形系统的系统。图7是根据本发明构思的一些实施例的与单存储列或多存储列兼容的存储器件70的框图。参照图7，通过在PCB71上堆叠多个层72、74、76、和78来封装存储器件70。作为外部端子的焊球71s布置在PCB71的背面。焊球71s连接到地址信号RA、CA、芯片选择信号CS0、CS1、时钟信号CK、时钟使能信号CKE、行地址选通信号RAS、列地址选通信号CAS、写使能信号WE、电源电压VDD、和接地信号VSS。这些命令和地址信号可以从存储器控制器提供，并且可以通过使用凸块72b电连接到第一存储器芯片72。虽然本实施例中堆叠第一至第四存储器层72、74、76、和78，但是本发明构思不限于此，并且可以堆叠η个(n>4)存储器层。存储器件70具有堆叠结构，其中通过使用TSV710t、711t、712t、713t、714t、和715t以及微凸块(未示出)将第一至第四存储器层72、74、76、和78彼此连接。虽然本实施例中存储器件70具有其中通过使用TSV710t、711t、712t、713t、714t、和715t以及微凸块将第一至第四存储器层72、74、76、和78彼此连接的堆叠结构，但是本发明构思不限于此，并且存储器件70可以具有其中通过使用焊接线、中介层、和/或包括导线的载带将第一至第四存储器层72、74、76、和78彼此连接的堆叠结构。另外，通过使用利用RF或超声的辐射方法、利用磁感应的感应耦合方法、和/或利用磁场共振的非辐射方法将第一至第四存储器层72、74、76、和78彼此电连接。
第一至第四存储器层72、74、76、和78可以具有与参考图2描述的第一存储器层12的一样的元件。即，第一至第四存储器层72、74、76、和78可以包括缓冲器单元71、芯片选择地址控制单元22、命令译码器23、地址译码器24、存储单元阵列25、和数据输入/输出单元26。然而，缓冲器单元71可以根据堆叠存储器层的数目而不同地配置。将不提供除了缓冲器单元71之外的元件的多余的说明。第一存储器层72的缓冲器单元71响应于芯片识别信号CID而接收2比特地址信号RA[1:0]和4比特芯片选择信号CS[3:0]。芯片识别信号CID识别第一存储器层72。通过布置在第一存储器层72中的熔丝盒(未示出)提供芯片识别信号CID。熔丝盒包括多个熔丝。通过熔丝盒中包含的选择性地切断的熔丝的组合来设置芯片识别信号CID。可以通过存储器控制器提供地址信号RA[1:0]和芯片选择信号CS[3:0]。地址信号RA[1:0]可以是寻址存储单元阵列25的字线的行地址信号。地址信号RA[1:0]可以被设置为寻址存储单元阵列25的存储体A_BANK、B_BANK、C_BANK、D_BANK、E_BANK、F_BANK、G_BANK、和H_BANK的地址信号当中的2比特最高有效位(MSB)。存储器控制器可以提供列地址信号CA[1:0]而不是行地址信号RA[1:0]。列地址信号CA[1:0]寻址存储单元阵列25的位线。第一芯片选择信号CSO可以选择第一存储器层72。第二芯片选择信号CSl可以选择第二存储器层74。第三芯片选择信号CS2可以选择第三存储器层76。第四芯片选择信号CS3可以选择第四存储器层78。缓冲器单元71包括响应于芯片选择信号CID接收第一地址信号RAO的第一缓冲器710、接收第二地址信号RAl的第二缓冲器711、接收第一芯片选择信号CSO的第三缓冲器712、接收第二芯片选择信号CSl的第四缓冲器713、接收第三芯片选择信号CS2的第五缓冲器714、和接收第四芯片选择信号CS3的第六缓冲器715。地址信号RA[1:0]和芯片选择信号CS[3:0]被发送到芯片选择地址控制单元22。第一存储器层72的第一至第六缓冲器710至715发送地址信号RA[1:0]和芯片选择信号CS [3:0]到输出信号线710a至715a。通过使用TSV710t至715t将第一存储器层72的缓冲器单元71的输出信号线710a至715a电连接到第二至第四存储器层74、76、和78。第一存储器层72的数据输入/输出单元26驱动向存储单元阵列25写数据和从其读数据。同样地，第二至第四存储器层74、76、和78的数据输入/输出单元驱动向对应的存储单元阵列写数据和从其读数据。连接到第一存储器层72的数据输入/输出单元26的数据输入/输出线72a通过使用TSV72t电连接到与第二至第四存储器层74、76、和78的数据输入/输出单元连接的数据线。通过在缓冲器单元71中接收的地址信号RA[1:0]和芯片选择信号CS[3:0]的组合，存储器件70的第一至第四存储器层72、74、76、和78可以作为单存储列或多存储列操作。图8A至8E是图7的与单存储列RankO或多存储列RankO至3兼容的存储器件70的截面图。参照图8A，存储器件70作为单存储列RankO操作，其中通过一个芯片选择信号CSO选择第一至第四存储器层72、74、76、和78。通过2比特地址信号RA [I: O]的组合选择·第一至第四存储器层72、74、76和78的每个。通过地址信号RA[1:0]的“00”比特信号存取第一存储器层72，通过地址信号RA[1:0]的“01”比特信号存取第二存储器层74，通过地址信号RA[1:0]的“10”比特信号存取第三存储器层76，而且通过地址信号RA[1:0]的“11”比特信号存取第四存储器层78。参照图SB，存储器件70作为单存储列RankO操作，其中通过一个芯片选择信号CSO选择第一至第四存储器层72、74、76、和78。第一至第四存储器层72、74、76、和78的每个被四个存储体组82、84、86、和88划分，通过2比特列地址信号CA[1:0]的组合选择四个存储体组82，84、86、和88。通过列地址信号CA[1:0]的“00”比特信号存取第一存储体组82，通过列地址信号CA[1:0]的“01”比特信号存取第二存储体组84，通过列地址信号CA [I: O]的“10”比特信号存取第三存储体组86，而且通过列地址信号CA[1:0]的“11”比特信号存取第四存储体组88。参照图SC，存储器件70作为多存储列RankO至3操作，其中分别通过四个芯片选择信号CS[3:0]选择第一至第四存储器层72、74、76、和78。第一存储器层72作为存储列RankO操作，其中通过第一芯片选择信号CSO存取第一存储器层72。第二存储器层74作为存储列Rankl操作，其中通过第二芯片选择信号CSl存取第二存储器层74。第三存储器层76作为存储列Rank2操作，其中通过第三芯片选择信号CS2存取第三存储器层76。第四存储器层78作为存储列Rank3操作，其中通过第四芯片选择信号CS3存取第四存储器层78。参照图8D，存储器件70具有复合存储结构，其中第一至第四存储器层72、74、76、和78作为单存储列RankO以及多存储列RanksO、RankljP Rank2操作。第一存储器层72和第二存储器层74作为单存储列(即存储列RankO)操作，其中，第一存储器层72和第二存储器层74由第一芯片选择信号CSO选择并由I比特行地址信号RA选择性地存取。第三存储器层76作为存储列Rankl操作，其中第三存储器层76由第二芯片选择信号CSl存取。第四存储器层78作为存储列Rank2操作，其中第四存储器层78由第三芯片选择信号CS2存取。第一和第二存储器层72和74、第三存储器层76、和第四存储器层78作为多存储列RankO、RankljP Rank2 操作。参照图SE，存储器件70具有另一复合存储结构，其中第一至第四存储器层72、74、76、或78作为单存储列RankO或多存储列RankO和Rankl操作。第一至第三存储器层72、74、和76作为单存储列(即存储列RankO)操作，其中，第一至第三存储器层72、74和76由第一芯片选择信号CSO选择并由2比特行地址信号RA[1:0]选择性地存取。第四存储器层78作为存储列Rankl操作，其中四存储器层78由第二芯片选择信号CSl存取。第一至第三存储器层72、74、和76、以及第四存储器层78作为多存储列RankO和Rankl操作。图9A和9B是根据本发明构思的其他的实施例的与单存储列或双存储列兼容的存储器件90的截面图。参照图9A，通过在PCB91上堆叠接口芯片93、第一存储器芯片92、和第二存储器芯片94来封装存储器件90。作为外部端子的焊球91s布置在PCB91的背面。焊球91s连接到地址信号RA、CA、芯片选择信号CSO、CSl、时钟信号CK、时钟使能信号CKE、行地址选通信号RAS、列地址选通信号CAS、写使能信号WE、电源电压VDD、和接地信号VSS。这些命令和地址信号可以从存储器控制器提供，并且可以通过使用凸块93b电连接到接口芯片93。虽然存储器件90包括堆叠在接口芯片93中的两个存储器芯片92和94，但是本发 明构思不限于此，并且可以堆叠两个或更多存储器芯片。接口芯片93包括与存储器件90的外部进行接口连接的主电路区域。第一存储器芯片92和第二存储器芯片94可以包括在其中形成存储单元的核心电路单元。第一存储器芯片92和第二存储器芯片94还可以包括在其中相对于存储单元形成外围电路的外围电路单元。如果第一存储器芯片92和第二存储器芯片94包括核心电路单元，则接口芯片93还可以包括外围电路单元。第一存储器芯片92和第二存储器芯片94电连接到接口芯片93的主电路区域，使得其中包括的核心电路单元和外围电路单元执行读/写操作。替换地，第一存储器芯片92和第二存储器芯片94电连接到接口芯片93的主电路区域和外围电路单元，使得其中包括的核心电路单元执行读/写操作。存储器件90具有堆叠结构，其中接口芯片93、第一存储器芯片92、和第二存储器芯片94通过使用TSV92t和94t以及微凸块92b和94b彼此电连接。虽然本实施例中存储器件90具有其中接口芯片93、第一存储器芯片92、和第二存储器芯片94通过使用TSV92t和94t以及微凸块92b和94b彼此电连接的堆叠结构，但是本发明构思不限于此，并且存储器件90可以具有其中接口芯片93、第一存储器芯片92、和第二存储器芯片94通过使用焊接线、中介层、和/或包括导线的载带彼此电连接的堆叠结构。另外，接口芯芯片93、第一存储器芯片92、和第二存储器芯片94可以通过使用利用RF或超声的辐射方法、利用磁感应的感应耦合方法、或利用磁场共振的非辐射方法来彼此电连接。图9A中，存储器件90可以作为单存储列操作，其中通过一个芯片选择信号(未示出)选择第一存储器芯片92和第二存储器芯片94。可以通过地址信号/RA、RA选择性地存取第一存储器芯片92和第二存储器芯片94。通过接口芯片93提供芯片选择信号(未示出)和地址信号/RA、RA。通过地址信号/RA存取第一存储器芯片92。通过地址信号RA存取第二存储器芯片94。图9B中，存储器件90可以作为双存储列操作，其中通过两个芯片选择信号CSO和CSl选择第一存储器芯片92和第二存储器芯片94。通过芯片选择信号CSO和CSl选择性地存取第一存储器芯片92和第二存储器芯片94。通过芯片选择信号CSO存取第一存储器芯片92。通过芯片选择信号CSl存取第二存储器芯片94。
图10是参考图9描述的与单存储列或双存储列兼容的存储器件90的框图。参照图10，存储器件90包括堆叠在一个封装中的接口芯片93、第一存储器芯片92、和第二存储器芯片94。接口芯片93、第一存储器芯片92、和第二存储器芯片94堆叠在一个封装中，并且因此为了描述的方便，将接口芯片93称为接口层，将第一存储器芯片92和第二存储器芯片94分别称为第一存储器层和第二存储器层。接口层93包括缓冲器单元931、芯片选择MUX单元935、和主数据输入/输出单元939。接口层93可以连接到通过存储器控制器提供的命令和地址信号。缓冲器单元931响应于芯片识别信号CID接收地址信号RA、第一芯片选择信号CS0、和第二芯片选择信号CSl。芯片识别信号CID识别第一存储器芯片92或第二存储器芯片94。通过布置在接口层92中的熔丝盒(未示出)提供芯片识别信号CID。熔丝盒包括多个熔丝。通过熔丝盒中包含的选择性地切断的熔丝的组合来设置芯片识别信号CID。可以通过存储器控制器提供地址信号RA、第一芯片选择信号CS0、和第二芯片选择信号CSl。地址信号RA可以是寻址第一存储器芯片92和第二存储器芯片94的存储单元阵列25的字线的行地址信号。具体地，地址信号RA可以被设置为寻址存储单元阵列25的多个存储体的地址信号当中的最高有效位(MSB)。存储器控制器可以提供列地址信号CA而不是行地址信号RA。列地址信号CA寻址存储单元阵列25的位线。第一芯片选择信号CSO可以选择第一存储器层92。第二芯片选择信号CSl可以选择第二存储器层94。缓冲器单元931包括接收地址信号RA的第一缓冲器932、接收第一芯片选择信号CSO的第二缓冲器933、和接收第二芯片选择信号CSl的第三缓冲器934。通过缓冲器单元931接收的地址信号RA、第一芯片选择信号CS0、和第二芯片选择信号CSl被发送到芯片选择MUX单元935。芯片选择MUX单元935根据响应于确定单存储列模式或双存储列模式的模式信号FID从缓冲器单元931发送的地址信号RA、第一芯片选择信号CS0、和第二芯片选择信号CSl来产生第一芯片选择控制信号⑶OD和第二芯片选择控制信号CS1_ADDR。可以通过布置在接口层93中的熔丝盒(未示出)提供模式信号FID。熔丝盒包括多个熔丝。通过熔丝盒中包含的选择性地切断的熔丝的组合来设置模式信号FID。也可以根据存储在接口层93的模式寄存器MRS中的比特信息来设置模式信号FID。芯片选择MUX单兀935的第一芯片选择控制信号CSOD被输出到第一信号线935a,并且它的第二芯片选择控制信号CS1_ADDR被输出到第二信号线935b。第一信号线935a和第二信号线935b通过使用TSV935t和936t连接到第一存储器芯片92和第二存储器芯片94的芯片选择匹配单元922。主数据输入/输出单元939是用于与存储器件90的外部进行接口连接的数据输入/输出单元。主数据输入/输出单元939连接到数据输入/输出焊盘DQ[7:0]。第一存储器层92包括芯片选择匹配单元922、地址译码器924、存储单元阵列925、和数据输入/输出单元926。可以以与第一存储器层92相同的方式配置第二存储器层94。第一存储器层92的芯片选择匹配单元922通过使用TSV935t和936t接收第一芯片选择控制信号CSOD和第二芯片选择控制信号CS1_ADDR。。芯片选择匹配单元922在通过使用第一 TSV935t连接的信号线922a中接收第一芯片选择CS0D，而且在通过使用第二TSV936t连接的信号线922b中接收第二芯片选择控制信号CS1_ADDR。
响应于芯片选择信号CID、第一芯片选择控制信号CS0D、和第二芯片选择控制信号CS1_ADDR，芯片选择匹配单元922产生ME芯片选择信号CS_ME。地址译码器924包括寻址存储单元的行译码器和列译码器，并且响应于ME芯片选择信号CS_ME和地址信号ADDR激活选择存储单元的字线和位线。存储单元阵列925可以包括多个存储体。数据输入/输出单元926驱动向存储单元阵列925写数据和从其读数据。写入数据被顺序地输入到数据输入/输出焊盘DQ，被传送到数据输入/输出单元926的输入缓冲器和触发器，并且通过串行到并行转换单元被转换为并行数据。通过将并行数据调整为在存储单元阵列925中的线中排列的写入数据对齐单元，并行数据被传送到数据输入/输出驱动单元/感测放大单元。数据从存储单元阵列925被读取，通过数据输入/输出驱动单元/感测放大单元作为并行读出数据输出，通过读出数据对齐单元或FiFo单元调整，通过并行到串行的转换单元转换为串行数据，并且通过输出缓冲器顺序地输出到数据输入/输出线927。
第一存储器层92包括芯片选择匹配单元922、地址译码器924、存储单元阵列925、和数据输入/输出单元926。可以以与第一存储器层92相同的方式配置第二存储器层94。第一存储器层94的芯片选择匹配单元942通过使用TSV935t和936t接收第一芯片选择控制信号CSOD和第二芯片选择控制信号CS1_ADDR。芯片选择匹配单元942在通过使用第一 TSV935t连接的信号线922c中接收第一芯片选择控制信号CS0D，并且在通过使用第二 TSV936t连接的信号线922d中接收第二芯片选择控制信号CS1_ADDR。响应于芯片选择信号CID、第一芯片选择控制信号CS0D、和第二芯片选择控制信号CS1_ADDR，芯片选择匹配单元942产生ME芯片选择信号CS_ME。第二存储器层94的数据输入/输出单元926b驱动向第二存储器层94的存储单元阵列写数据和从其读数据。连接到第一存储器层92的数据输入/输出单元926的数据输入/输出线927被电连接到数据输入/输出线927b和数据输入/输出线927a，数据输入/输出线927b连接到第二存储器层94的数据输入/输出单元926b，并且数据输入/输出线927a通过TSV927t连接到接口层93的主数据输入/输出单元939。图11是图10的芯片选择MUX单元935的电路图。参照图11，芯片选择MUX单元935根据响应于互补模式信号FIDB和模式信号FID从(图10的)缓冲器单元931传送的地址信号RA、第一芯片选择信号CS0、和第二芯片选择信号CSl来产生第一芯片选择控制信号CSOD和第二芯片选择控制信号CS1_ADDR。芯片选择MUX单兀935包括响应于互补模式信号FIDB输入地址信号RA和输出第二芯片选择控制信号CS1_ADDR的第一缓冲器111、响应于模式信号FID输入地址信号RA和输出第二芯片选择控制信号CS1_ADDR的第二缓冲器112、以及输入第一芯片选择信号CSO和输出第一芯片选择控制信号CSOD的第三缓冲器113。当互补模式信号FIDB被激活时，芯片选择MUX单元935产生第二芯片选择控制信号CS1_ADDR，并且当模式信号FID被激活时，芯片选择MUX单元935产生第二芯片选择控制信号CS1_ADDR。芯片选择MUX单元935传送第一芯片选择控制信号CSOD和第二芯片选择控制信号CS1_ADDR到第一存储器芯片92和第二存储器芯片94的芯片选择匹配单元922。图12是图10的芯片选择匹配单元922的电路图。
参照图12，响应于芯片选择信号CID、第一芯片选择控制信号CS0D、和第二芯片选择控制信号CS1_ADDR，芯片选择匹配单元922产生ME芯片选择信号CS_ME。芯片选择匹配单兀922包括输入芯片选择信号CID和第一芯片选择控制信号CSOD的第一与非(NAND)门121、输入芯片选择信号CID和第二芯片选择控制信号CS1_ADDR的第二与非门122、以及输入第一与非门121的输出和第二与非门122的输出并输出ME芯片选择信号CS_ME的第三与非门123。芯片选择信号CID用于识别第一存储器芯片92或第二存储器芯片94。ME芯片选择信号CS_ME用于确定是否选择ME存储器层或其他的存储器层。当识别第一存储器芯片92的芯片选择信号CID被激活时，第一存储器芯片92的芯片选择匹配单元922激活ME芯片选择信号CS_ME。为此，第二存储器芯片94的芯片选择匹配单元922停用ME芯片选择信号CS_ME。当识别第二存储器芯片94的芯片选择信号CID被激活时，第二存储器芯片94的芯片选择匹配单元922激活ME芯片选择信号CS_ME。为此，第一存储器芯片92的芯片选择 匹配单元922停用ME芯片选择信号CS_ME。图13至15图示图10的存储器件90的数据输出结构的截面图。图13图示当存储器件90作为单存储列操作时的单通道结构。图14图示当存储器件90作为双存储列操作时的单通道结构。图15图示当存储器件90作为双存储列操作时的线程通道结构。在单通道结构中，响应于连同从存储器控制器提供的激活命令一起输入的地址信号通过单通道输出数据。在线程通道结构中，根据从存储器控制器提供的多个激活命令通过双通道输出数据。参照图13，响应于实际上从接口层93提供的第一芯片选择控制信号CSOD和第二芯片选择控制信号CS1_ADDR，第一存储器芯片92和第二存储器芯片94输出数据到数据输入/输出单元926和926b。如图11的芯片选择MUX单元935中所述，可以从接口层93通过第一芯片选择信号CSO和地址信号RA提供第一芯片选择控制信号CSOD和第二芯片选择控制信号CS1_ADDR。为了概念说明，响应于第一信号CSO和地址信号RA,第一存储器芯片92和第二存储器芯片94输出数据到数据输入/输出单元926和926b。第一存储器芯片92响应于互补地址信号/RA而输出数据到数据输入/输出单元926。第一存储器芯片92的数据输入/输出单元926连接到数据输入/输出线927。第二存储器芯片94响应于地址信号RA而输出数据到数据输入/输出单元926b。第二存储器芯片94的数据输入/输出单元926b连接到数据输入/输出线927b。第一存储器芯片92的数据输入/输出线927通过使用TSV927t电连接到第二存储器层94的数据输入/输出线927b和数据输入/输出线927a，数据输入/输出线927a连接到接口层93的主数据输入/输出单元939。第一存储器层92和第二存储器层94的数据输入/输出线927a和927b可以配置为例如8比特。响应于互补地址信号/RA的激活而被选择的第一存储器层92输出8比特数据到数据输入/输出焊盘DQ[7:0]。响应于地址信号RA的激活而被选择的第二存储器层94输出8比特数据到数据输入/输出焊盘DQ[7:0]。即，存储器件90作为单存储列操作。当存储器件90作为单存储列操作时的存储器件90的操作时序图与参考图4B描述的相同。图14图示当存储器件90作为双存储列操作时的单通道结构。
参照图14，响应于实际上从接口层93提供的第一芯片选择控制信号CSOD和第二芯片选择控制信号CS1_ADDR，第一存储器芯片92和第二存储器芯片94输出数据到数据输入/输出单元926和926b。如图11的芯片选择MUX单元935中所述，可以从接口层93通过第一芯片选择信号CSO和第二芯片选择信号CSl提供第一芯片选择控制信号CSOD和第二芯片选择控制信号CS1_ADDR。为了概念说明，第一存储器芯片92和第二存储器芯片94响应于第一芯片选择信号CSO和第二芯片选择信号CSl而输出数据到数据输入/输出单兀926 和 926b ο第一存储器芯片92响应于第一芯片选择信号CSO而输出数据到数据输入/输出单元926。第一存储器芯片92的数据输入/输出单元926连接到数据输入/输出线927。第二存储器芯片94响应于第二芯片选择信号CSl而输出数据数据输入/输出单兀926b。第二存储器芯片94的数据输入/输出单元926b连接到数据输入/输出线927b。第一存储器芯片92的数据输入/输出线927通过使用TSV 927t电连接到第二存储器层94的数据输入/输出线927b和数据输入/输出线927a，数据输入/输出线927a连 接到接口层93的主数据输入/输出单元939。第一存储器层92和第二存储器层94的数据输入/输出线927a和927b可以配置为例如8比特。响应于第一芯片选择信号CSO的激活而被选择的第一存储器层92输出8比特数据到数据输入/输出焊盘DQ[7:0]。响应于第二芯片选择信号CSl的激活而被选择的第二存储器层94输出8比特数据到数据输入/输出焊盘DQ [7:0]。即，存储器件90作为双存储列操作。当存储器件90作为双存储列操作时的存储器件90的操作时序图与参考图5B描述的相同。图15图示当存储器件90作为双存储列操作时的线程通道结构。参照图15.，接口层93包括用于与存储器件90的外部进行接口连接的第一和第二主数据输入/输出单元939a和93%。第一主数据输入/输出单元939a连接到第一数据输入/输出焊盘DQ[3:0]。第二主数据输入/输出单第二 93%连接到第二数据输入/输出焊盘 DQ[7:4]。第一存储器芯片92响应于第一芯片选择信号CSO而输出数据到数据输入/输出单元926。第一存储器芯片92的数据输入/输出单元926连接到数据输入/输出线927。第二存储器芯片94响应于第二芯片选择信号CSl而输出数据数据输入/输出单兀926b。第二存储器芯片94的数据输入/输出单元926b连接到数据输入/输出线927b。 第一存储器芯片92的数据输入/输出线927通过TSV928t电连接到数据输入/输出线930a，数据输入/输出线930a连接到接口层93的第一主数据输入/输出单元939a。第二存储器芯片94的数据输入/输出线947b通过TSV929t电连接到数据输入/输出线930b，数据输入/输出线930b连接到接口层93的第二主数据输入/输出单元939b。响应于第一芯片选择信号CSO的激活而被选择的第一存储器层92输出4比特数据到第一数据输入/输出焊盘DQ[3:0]。响应于第二芯片选择信号CSl的激活而被选择的第二存储器层94输出4比特数据到第二数据输入/输出焊盘DQ[7:4]。S卩，存储器件90包括包含到第一数据输入/输出焊盘DQ[3:0]的第一路径以及到第二数据输入/输出焊盘DQ [7:4]的第二路径的双通道，并且作为双存储列操作。
当存储器件90作为双存储列操作时的存储器件90的操作时序图与参考图6B描述的相同。图16是根据本发明构思的其他的实施例的与单存储列或多存储列兼容的存储器件160的框图。参照图16，通过在PCB161上堆叠接口层163和多个存储器层162、164、...、166、和168来封装存储器件160。作为外部端子的焊球161s被布置在PCB161的背面中。焊球161s连接到地址信号RA [k-Ι: O]、CA [k-1:0]、芯片选择信号CS [η-i: O]、时钟信号CK、时钟使能信号CKE、行地址选通信号RAS、列地址选通信号CAS、写使能信号WE、电源电压VDD、和接地信号VSS。这些命令和地址信号可以从存储器控制器提供，并且可以通过使用凸块163b电连接到接口层163。在本实施例中可以堆叠η (η是自然数)个存储器层162、164、"·、166、和168。存储器件160具有其中接口层163和η个存储器层162、164、…、166、和168通过使用TSV163t 和微凸块(未示出)彼此连接的堆叠结构。虽然本实施例中存储器件160具有其中接口层163和η个存储器层162、164、···、166、和168通过使用TSV163t以及微凸块彼此连接的堆叠结构，但是本发明构思不限于此，并且存储器件160可以具有其中接口层163和η个存储器层162、164、...、166、和168通过使用焊接线、中介层、和/或包括导线的载带彼此连接的堆叠结构。而且，接口层163和η个存储器层162、164、…、166、和168通过使用利用RF或超声的辐射方法、利用磁感应的感应耦合方法、或利用磁场共振的非辐射方法来彼此电连接。接口层163包括缓冲器单元1631、芯片选择MUX单元1635、和主数据输入/输出单元1639。接口层163可以连接到从存储器控制器提供的命令和地址信号。缓冲器单元1631可以根据堆叠存储器层的数目不同地配置。缓冲器单元1631响应于芯片识别信号CID接收地址信号RA[k-l:0]或地址信号CA [k-1:0]和芯片选择信号CS[n-l:0]。芯片识别信号CID识别η个存储器层162、164、…、166、和168中的一个存储器层。可以通过布置在接口层163中的熔丝盒(未示出)提供芯片识别信号CID。熔丝盒包括多个熔丝。通过熔丝盒中包含的选择性地切断的熔丝的组合来设置芯片识别信号CID。存储器控制器可以提供地址信号RA [k-1:0]或地址信号CA [k-1:0]和芯片选择信号CS[n-l:0]。地址信号RA [k-1:0]可以是寻址存储单元阵列925的字线的行地址信号。具体地，地址信号RA[k-l:0]可以被设置为寻址存储单元阵列925的存储体的地址信号当中的k比特最高有效位(MSB)。存储器控制器可以提供列地址信号CA[k-l:0]而不是行地址信号RA[k-l:0]。列地址信号CA [k-1:0]寻址存储单元阵列925的位线。芯片选择信号CS[n-l:0]的每个可以被设置为选择η个存储器层162、164、···、166、和168的每个的信号。缓冲器单元1631包括响应于芯片识别信号CID接收地址信号RA[k_l:0]的第一缓冲器1632和接收芯片选择信号CS[n-l:0]的第二缓冲器1633。地址信号RA[k_l:0]和芯片选择信号CS[n-l:0]被发送到芯片选择MUX单元1635。芯片选择MUX单元1635根据地址信号RA[kl: O]和芯片选择信号CS [nl: O]产生多个控制信号CS0D、CS1_ADDR、…、CSn_l_ADDR，响应于确定单存储列模式或多存储列模式的多个模式信号FID[k-l:0]从缓冲器单元1631传送地址信号RA[k-l:0]和芯片选择信号CS [η-i: O]。模式信号FID [k-Ι: O]可以通过布置在接口层163的熔丝盒(未示出)提供。熔丝盒包括多个熔丝。通过熔丝盒中包含的选择性地切断的熔丝的组合来设置模式信号FID[k-l:0]。模式信号FID[kl:0]还可以根据存储在诸如模式寄存器MRS的存储单元中的比特信息来设置。芯片选择MUX单元1635的芯片选择控制信号CSOD、CS1_ADDR、…CSn_l_ADDR确定η个存储器层162、164、··· 166和168是作为单存储列还是作为多存储列操作。芯片选择控制信号CS0D、CS1_ADDR、…、CSn_l_ADDR通过使用TSV163t电连接到η个存储器层162、164、...、166、和168的每个的芯片选择匹配单元922。主数据输入/输出单元1639用于与存储器件160的外部进行接口连接。主数据输入/输出单元1639连接到数据输入/输出焊盘DQ[7:0]。主数据输入/输出单元1639通过使用TSV164t电连接到η个存储器层162、164、...、166、和168的每个的数据输入/输出单元926。
η个存储器层162、164、…、166、和168可以具有与参考图10描述的第一存储器层92的相同的元件。即，η个存储器层162、164、…、166、和168可以包括芯片选择匹配单元922、地址译码器924、存储单元阵列925、和数据输入/输出单元926。通过在接口层163的缓冲器单元1631中接收的地址信号RA[k_l:0]和芯片选择信号CS[n-l:0]的组合，存储器件160的η个存储存储器层162、164、…、166、和168可以作为单存储列或多存储列操作。图17Α至17Ε是图16的与单存储列RankO或多存储列RankO至η_3兼容的存储器件160的截面图。参照图17Α，存储器件160作为单存储列RankO操作，其中通过一个芯片选择信号CSO选择η个存储器层162、164、...、166、和168。通过k (k是自然数)比特地址信号RA[k-l:0]的组合RA#_(TRA#_n-l选择η个存储器层162、164、…、166、和168的每个。参照图17Β，存储器件160作为单存储列RankO操作，其中通过一个芯片选择信号CSO选择η个存储器层162、164、...、166、和168。通过2比特列地址信号CA[1:0]的组合选择η个存储器层162、164、···、166、和168的每个。通过由2比特列地址信号CA[1:0]的组合选择的存储体组172、174、176、和178来划分η个存储器层162、164、...、166、和168的每个。通过列地址信号CA[1:0]的“00”比特信号存取第一存储体组172，通过列地址信号CA[1:0]的“01”比特信号存取第二存储体组174，通过列地址信号CA[1:0]的“10”比特信号存取第三存储体组176，而且通过列地址信号CA[1:0]的“11”比特信号存取第四存储体组178。参照图17C，存储器件160作为多存储列RankO、Rankl、…Rankn_2、Rankn-I操作，其中由η个芯片选择信号CS[n-l:0]分别选择η个存储器层162、164、…、166、和168。第一存储器层162作为存储列RankO操作，其中通过第一芯片选择信号CSO存取第一存储器层162。第二存储器层164作为存储列Rankl操作，其中通过第二芯片选择信号CSl存取第二存储器层164。第η-2存储器层166作为存储列Rankn_2操作，其中通过芯片选择信号CSn-2存取第η-2存储器层166。第η_1存储器层168作为存储列Rankn-I操作，其中通过芯片选择信号CSn-I存取第η-I存储器层168。参照图17D，存储器件160具有复合存储结构，其中η个存储器层162、164、…、166、和168作为单存储列RankO以及多存储列RankO至η_3操作。第一存储器层162和第二存储器层164作为单存储列(即，存储列RankO)进行操作，其中第一存储器层162和第二存储器层164由第一芯片选择信号CSO选择并由I比特行地址信号RA选择性地存取。其他的存储器层166和168作为多存储列Rankn-3和Rankn_2操作，其中存储器层166和168由对应的芯片选择信号选择。第n-2存储器层166作为存储列Rankn-3操作，其中由芯片选择信号CSn-3存取第n-2存储器层166。第n_l存储器层168作为存储列Rankn_2操作，其中由芯片选择信号CSn-2存取第n-2存储器层168。η个存储器层162、164、…、166、和168作为多存储列RankO、…、Rankn-3、和Rankn-2操作。参照图17E，存储器件160具有另一复合存储结构，其中第一至第n-2存储器层162、164、···、166作为单存储列(即，存储列RankO)进行操作，其中由第一芯片选择信号CSO选择第一至第n-2存储器层162、164、…、166，并由i比特行地址信号RA[i_l :0]的组合RA#_0^RA#_n-2选择性地存取第一至第n_2存储器层162、164、...、166。第n_l存储器层168作为存储列Rankl操作，其中通过第二芯片选择信号CSl存取第n_l存储器层168。η个存储器层162、164、...、166、和168作为多存储列RankO和Rankl操作。 图18Α和18Β图示包括根据本发明构思的实施例的存储器件10的存储系统180。参照图18Α，存储系统180包括存储器件10和用于控制存储器件10的存储器控制器182。存储器件10与参考图2描述的选择性地作为单存储列或双存储列操作的存储器件10相同。存储系统180可以使用图10的选择性地作为单存储列或双存储列操作的存储器件90，而不是图2的存储器件10。存储系统180可以使用与单存储列或多存储列兼容的图7的存储器件70或图16的存储器件160，而不是图2的存储器件10。虽然本实施例中一个存储器件10连接到存储器控制器182，但是多个存储器件10可以连接到存储器控制器182。存储器控制器182可以向存储器件10提供诸如芯片选择信号CS0、CS1、时钟信号CK、时钟使能信号CKE、行地址选通信号RAS、列地址选通信号CAS、写使能信号WE、地址信号RA、CA、和数据DQ的多个命令信号。当要求存储器件10作为单存储列操作时，存储器控制器182向存储器件10提供第一芯片选择信号CSO和地址信号RA。存储器控制器182的第一芯片选择信号CSO通过焊球或凸块183和第一连接部件184被连接到提供给存储器件10的第一存储器层12的缓冲器单元21的第一芯片选择信号CS0。存储器控制器182的地址信号RA通过焊球或凸块185和第二连接部件186被连接到存储器件10的第一存储器层12的缓冲器单元21的地址信号RA。存储器控制器182的数据DQ通过焊球或凸块187和第三连接部件188被提供给连接到存储器件10的第一存储器层12的数据输入/输出单元的数据输入/输出焊盘DQ[7:0]。存储器件10的第一和第二连接部件184和186可以通过使用TSV、焊接线、中介层、或包括导线的载带、利用RF或超声的辐射方法、利用磁感应的感应耦合方法、或利用磁场共振的非辐射方法来彼此电连接。因此，存储器件10作为由第一芯片选择信号CSO选择的单存储列操作，并且由地址信号RA选择性地存取第一存储器层12和第二存储器层14。参照图18B，存储器控制器182通过总线向包括存储器件10的存储模块189提供包括第一芯片选择信号CSO和第二芯片选择信号CSl的命令信号、地址信号RA、以及数据DQ。存储器控制器182的数据DQ通过总线连接到存储器件10。同时，存储器控制器182的第二芯片选择信号CSl不连接到存储器件10。图19A和19B图示包括根据本发明构思的其他的实施例的存储器件10的存储系统 190。参照图19A，存储系统190包括存储器件10和用于控制存储器件10的存储器控制器192。存储器件10与参考图2描述的选择性地作为单存储列或双存储列操作的存储器件10相同。存储系统190可以使用图10的选择性地作为单存储列或双存储列操作的存储器件90，而不是图2的存储器件10。存储系统190可以使用与单存储列或多存储列兼容的图7的存储器件70或图16的存储器件160，而不是图2的存储器件10。虽然本实施例中一个存储器件10连接到存储器控制器192，但是多个存储器件10可以连接到存储器控制器192。存储器控制器192可以向存储器件10提供诸如芯片选择信号CS0、CS1、时钟信号CK、时钟使能信号CKE、行地址选通信号RAS、列地址选通信号CAS、写使能信号WE、地址信号RA、CA、和数据DQ的多个命令信号。当要求存储器件10作为双存储列操作时，存储器控制器192向存储器件10提供第一芯片选择信号CSO和第二芯片选择信号CSl。存储器控制器192的第一芯片选择信号CSO通过焊球或凸块193以及第一连接部件194被连接到提供给存储器件10的第一存储器层12的缓冲器单元21的第一芯片选择信号CS0。存储器控制器192的第二芯片选择信号CSl通过焊球或凸块195以及第二连接部件196被连接到提供给存储器件10的第一存储器层12的缓冲器单元21的第二芯片选择信号CSl。存储器控制器192的数据DQ通过焊球或凸块197以及第三连接部件198被提供给连接到存储器件10的第一存储器层12的数据输入/输出单元的数据输入/输出焊盘DQ[7:0]。存储器件10的第一和第二连接部件194和196可以通过使用TSV、焊接线、中介层、或包括导线的载带、利用RF或超声的辐射方法、利用磁感应的感应耦合方法、或利用磁场共振的非辐射方法来彼此电连接。因此，存储器件10作为由两个第一和第二芯片选择信号CSO和CSl选择的双存储列操作，并且由第一和第二芯片选择信号CSO和CSl选择性地存取第一存储器层12和第二存储器层14。参照图19B，存储器控制器192通过总线向包括存储器件10的存储模块199提供包括第一芯片选择信号CSO和第二芯片选择信号CSl的命令信号、地址信号RA、以及数据DQ0存储器控制器192的第一芯片选择信号CSO和第二芯片选择信号CSl通过总线连接到存储器件10。存储器控制器192的数据DQ通过总线连接到存储器件10。同时，存储器控制器182的地址信号RA不连接到存储器件10。图20是图示按照本发明构思的一些实施例的一般线程存储模块200的框图。参照图20，多个存储器件201 208安装在线程存储模块200中。例如，线程存储模块200包括8个存储器件201 208。存储器件201 208的每个连接到包括DQ总线DQ [7:0](或DQ通道)的一束DQ线。存储器件201 208共享命令和地址总线C/A。第一芯片选择信号CSO被提供给存储器件201 208，并且第二芯片选择信号CSl被连接到存储器件201 208。
在线程存储模块200中，由第一芯片选择信号CSO选择的存储器件201 204通过DQ总线DQ[7:0]输入和输出数据，并且由第二芯片选择信号CSl选择的存储器件205 208通过DQ总线DQ[7:0]输入和输出数据。图21是包括多个根据本发明构思的一些实施例的存储器件IOa IOd的存储模块210的图。参照图21，多个存储器件IOa IOd安装在存储模块210中。存储器件IOa IOd的每个与参考图2描述的选择性地作为单存储列或双存储列操作的存储器件10相同。存储器件IOa IOd的每个可以包括图6A的线程通道结构。存储模块210可以使用选择性地作为单存储列或双存储列操作的图10的存储器件90，而不是图2的存储器件10。存储模块210可以使用与单存储列或多存储列兼容的图7的存储器件70或图16的存储器件160，而不是图2的存储器件10。存储模块210包括例如四个存储器件IOa 10d。存储器件IOa IOd的每个包括第一存储器层12a 12d和第二存储器层14a 14d。第一存储器层12a 12d连接到·第一 DQ总线DQ [3:0]，并且第二存储器层14a 14d连接到第二 DQ总线DQ [7:4]。第一和第二芯片选择信号CSO和CSl提供给存储器件IOa 10d。在存储模块210中，由第一芯片选择信号CSO选择的第一存储器层12a 12d通过第一 DQ总线DQ[3:0]输入和输出数据，并且由第二芯片选择信号CSl选择的第二存储器层14a 14d通过第二 DQ总线DQ[7:4]输入和输出数据。存储模块210可以具有与图20.的线程存储模块200相同的作用，并且最小的每传送数据尺寸粒度减少到32比特。因此，存储模块21可以适合于诸如图形系统的要求小的每传送粒度的系统。图22是根据本发明构思的一些实施例的一般双存储列存储模块220a和220b的图。参照图22，多个存储器件22Ia 228a安装在第一存储模块220a中。多个存储器件221b 228b安装在第二存储模块220b中。例如，第一和第二存储模块220a和220b包括8个存储器件221a 228a和221b 228b。第一存储模块220a的存储器件221a 228a的每个连接到DQ总线DQ[7:0]。第二存储模块220b的存储器件221b 228b的每个连接到DQ总线DQ[7:0]。第一和第二存储模块220a和220b的存储器件221a 228a和221b 228b共享命令和地址总线C/A。第一芯片选择信号CSO被提供给第一存储模块220a的存储器件221a228a，并且第二芯片选择信号CSl被连接到第二存储模块220b的存储器件221b 228b。由第一芯片选择信号CSO选择的第一存储模块220a的存储器件221a 228a的每个通过DQ总线DQ [7:0]输入和输出数据，并且由第二芯片选择信号CSl选择的第二存储模块220b的存储器件221b 228b的每个通过DQ总线DQ[7:0]输入和输出数据。图23是包括多个根据本发明构思的一些实施例的存储器件IOa IOh的存储模块230的图。参照图23，多个存储器件IOa IOh安装在存储模块230中。存储器件IOa IOh的每个与参考图2描述的选择性地作为单存储列或双存储列操作的存储器件10相同。存储器件IOa IOh的每个可以包括图5A的线程通道结构。存储模块230可以使用选择性地作为单存储列或双存储列操作的图10的存储器件90，而不是图2的存储器件10。存储模块230可以使用与单存储列或多存储列兼容的图7的存储器件70或图16的存储器件160，而不是图2的存储器件10。存储模块230包括例如8个存储器件IOa 10h。存储器件IOa IOh的每个包括第一存储器层12a 12h和第二存储器层14a 14h。第一存储器层12a 12h连接到DQ总线DQ [7:0]，并且第二存储器层14a 14h连接到DQ总线DQ [7:0]。第一和第二芯片选择信号CSO和CSl提供给存储器件IOa 10h。在存储模块230中，由第一芯片选择信号CSO选择的第一存储器层12a 12h通过DQ总线DQ[7:0]输入和输出数据，并且由第二芯片选择信号CSl选择的第二存储器层14a 14h通过DQ总线DQ[7:0]输入和输出数据。存储模块230可以具有与图22的双存储列存储模块220相同的作用，并且将最小的每传送数据尺寸粒度减少到32比特。因此，存储模块23具有提高的数据带宽而没有数据带宽丢失部分。虽然已经参考本发明构思的示范性的实施例示出并描述本发明构思，但是不难理 解，其中可以在形式和细节上进行各种变化而不脱离所附权利要求的精神和范围。
权利要求
1.一种存储器件，包括 第一存储器层；以及 堆叠在第一存储器层上的第二存储器层， 其中，第一存储器层和第二存储器层被配置为接收至少一个地址信号和/或至少一个芯片选择信号，而且 其中，第一存储器层和第二存储器层被配置为响应于该至少一个地址信号和/或该至少一个芯片选择信号选择性地在单存储列模式下或在双存储列模式下工作。
2.如权利要求I所述的存储器件， 其中，第一存储器层和第二存储器层是相同的类型的存储器芯片， 其中，第一存储器层和第二存储器层的每个包括 核心电路单元，在其中形成存储单元；以及 相对于存储单元形成的外围电路单元。
3.如权利要求I所述的存储器件， 其中，第一存储器层和第二存储器层是不同的类型的存储器芯片， 其中，第一存储器层和第二存储器层的每个包括 核心电路单元，在其中形成存储单元；以及 相对于存储单元形成的外围电路单元， 其中第一存储器层进一步包括主电路区域，其被配置为与该存储器件外部的至少一个器件进行接口连接。
4.如权利要求I所述的存储器件， 其中，第一存储器层和第二存储器层的每个包括 缓冲单元，被配置为响应于芯片识别信号接收该至少一个地址信号和/或该至少一个芯片选择信号；以及 芯片选择地址控制单元，被配置为响应于芯片识别信号和模式信号确定是否根据该至少一个地址信号和/或该至少一个芯片选择信号选择第一存储器层和/或第二存储器层的相应的一个，并且产生用于确定单存储列模式或双存储列模式的至少一个芯片选择地址控制信号。
5.如权利要求4所述的存储器件，其中，该至少一个芯片选择信号包括第一芯片选择信号和第二芯片选择信号，并且其中，使用硅通孔(TSV)将接收至少一个地址信号、第一芯片选择信号、和第二芯片选择信号的第一存储器层的缓冲单元的输出信号线电连接到提供给第二存储器层的芯片选择地址控制单元的至少一个地址信号、第一芯片选择信号、和第二芯片选择信号的信号线。
6.如权利要求4所述的存储器件，其中芯片选择地址控制单元包括 第一逻辑单元，被配置为根据第一芯片选择信号、第二芯片选择信号、和芯片识别信号产生第一 ME芯片选择地址信号； 第一缓冲器，被配置为响应于模式信号的互补信号将第一 ME芯片选择地址信号传送到第一节点；第二缓冲器，被配置为输入第一节点的信号并产生ME芯片选择行地址控制信号；第二逻辑单元，被配置为根据第一芯片选择信号、地址信号、和芯片识别信号产生第一OTHER芯片选择地址信号； 第三缓冲器，被配置为响应于模式信号的互补信号将第一 OTHER芯片选择地址信号传送到第二节点； 第四缓冲器，被配置为输入第二节点的信号并产生另一芯片选择行地址控制信号；第三逻辑单元，被配置为根据第一芯片选择信号、第二芯片选择信号、和芯片识别信号产生第二 ME芯片选择地址信号； 第五缓冲器，被配置为响应于模式信号将第二 ME芯片选择地址信号传送到第一节点；第四逻辑单元，被配置为根据第一芯片选择信号、第二芯片选择信号、和芯片识别信号产生第二 OTHER芯片选择地址信号；以及 第六缓冲器，被配置为响应于模式信号将第二 OTHER芯片选择地址信号传送到第二节点。
7.如权利要求6所述的存储器件，其中芯片选择地址控制单元进一步包括 第七缓冲器，当电源施加于该存储器件时被使能，而且被配置为传送第二 ME芯片选择地址信号； 第八缓冲器，被配置为产生第七缓冲器的输出作为ME芯片选择列地址控制信号；第九缓冲器，当电源施加于存储器件时被使能，而且被配置为传送第二 OTHER芯片选择地址信号；以及 第十缓冲器，被配置为产生第九缓冲器的输出作为另一芯片选择列地址控制信号。
8.如权利要求I所述的存储器件，其中多个存储器层以这样的方式堆叠在第二存储器层上，以使得可以选择多个存储器层在单存储列模式或多存储列模式下工作。
9.如权利要求I所述的存储器件，其中第一存储器层和第二存储器层被配置为响应于芯片识别信号和模式信号接收至少一个地址信号和/或至少一个芯片选择信号。
10.如权利要求9所述的存储器件，其中从第一存储器层中包括多个熔丝的熔丝盒提供模式信号。
11.如权利要求9所述的存储器件，其中从模式寄存器提供模式信号。
12.如权利要求I所述的存储器件，其中该存储器件进一步包括接口层，其被配置为响应于芯片识别信号接收至少一个地址信号或至少一个芯片选择信号，并且根据响应于模式信号接收的地址信号或芯片选择信号产生芯片选择控制信号。
13.一种存储器件，包括 第一数据输入/输出单兀，被配置为响应于第一芯片识别信号向/从第一存储器层输入/输出数据； 第二数据输入/输出单元，被配置为响应于第二芯片识别信号向/从第二存储器层输A /输出数据，第二存储器层堆叠在第一存储器层上； 第一主数据输入/输出单元，在第一组数据输入/输出焊盘之间连接到第一输入/输出单元；以及 第二主数据输入/输出单元，在第二组数据输入/输出焊盘之间连接到第二数据输入/输出单兀。
14.如权利要求13所述的存储器件，其中第一数据输入/输出单元、第一主数据输入/输出单元、和第二主数据输入/输出单元布置在第一存储器层中，并且第二数据输入/输出单元布置在第二存储器层中。
15.如权利要求14所述的存储器件，其中第二数据输入/输出单元和第二主数据输入/输出单元彼此使用TSV电连接。
16.如权利要求13所述的存储器件，进一步包括接口层，在其中布置第一主数据输入/输出单元和第二主数据输入/输出单元， 其中，第一数据输入/输出单兀布置在第一存储器层中，并且 其中，第二数据输入/输出单元布置在第二存储器层中。
17.如权利要求16所述的存储器件，其中第一数据输入/输出单元和第一主数据输入/输出单元彼此使用第一 TSV电连接，并且第二数据输入/输出单元和第二主数据输入/输出单元彼此使用第二 TSV电连接。
全文摘要
提供一种与单存储列或多存储列兼容的存储器件。多个存储器层堆叠在存储器件中。存储器件响应于芯片识别信号和用于确定单存储列或多存储列的模式信号而接收地址信号和芯片选择信号。多个存储器层作为由地址信号寻址的单存储列操作，或者作为由芯片选择信号寻址的多存储列操作。
文档编号G11C11/4063GK102890959SQ20121025116
公开日2013年1月23日 申请日期2012年7月19日 优先权日2011年7月20日
发明者李勋 申请人:三星电子株式会社