半导体存储电路的制作方法
半导体存储电路的制作方法
【专利摘要】本发明提供长期可靠性和读出特性优异的低消耗电流的半导体存储电路。本发明的半导体存储电路，将第一倒相器的输出连接至可电写入的第一非易失性存储器的源极，将第一非易失性存储器的漏极连接至第二倒相器的输入，将第二倒相器的输出连接至第二非易失性存储器的源极，将第二非易失性存储器的漏极连接至第一倒相器的输入，将第二非易失性存储器的漏极作为输出。
【专利说明】半导体存储电路
【技术领域】
[0001]本发明涉及具有非易失性存储器的半导体存储电路。
【背景技术】
[0002]半导体电路装置为了电压的调整而常常带有电阻分压电路。作为使用该电路的一例，能够列举通常称为电压检测器的电压检测电路装置。这是以下电路装置:由基准电压、放大器、电阻分压电路、输出晶体管构成，根据电压是高于还是低于设定的检测电压值，输出Hi/Lo (高/低)。如果用半导体晶片加工制造该电路，则由于制造工序的偏差，基准电压会有偏差。于是，通过事先使得能够任意调整电阻分压电路的分压比，从而能够将检测电压值设定为一定值。另外，由于通过控制电阻分压电路的分压比而能够控制检测电压值，因而具有容易获得任意的检测电压值的优点。
[0003]作为调整电阻分压电路的分压比的手段而常用的是调整用熔线。对构成电阻分压电路的许多电阻器每个并联地配置熔线，通过用激光切断该熔线而进行调整。与未切断的熔线并联的电阻器因熔线而短路，因而不作为电阻器起作用，与被切断的熔线并联的电阻器由于熔线被切断(即，为断开状态)而作为电阻器起作用。
[0004]此外，使用可电写入的EPROM的情况也较多。与电阻器并联地配置晶体管，根据EPROM的存储信息，通过使并联配置的晶体管接通/关断(0N/0FF)而进行调整。EPROM的优点在于即使在装在封装或板之后也能够电写入这点。在熔线的情况下，由于激光照射是必要的，因而有必要在装入封装之前进行。
[0005]接着，关于EPROM，EPROM也有许多方式，常用的有以下MOS晶体管构造:具有浮栅，根据蓄积于浮栅的电荷，阈值电压VT变化，利用此存储数据1/0。以下，EPROM是指该构造。
[0006]使用EPROM的情况的要求事项，有代表性的可以举出消耗电流小、不产生数据错乱、电路小。
[0007]数据向EPROM的写入较多地利用在漏极/源极间赋予高电压、流经源极/漏极间的电荷变为热载流子的所谓的热载流子注入。该写入方式的特征为:在源极/漏极间赋予高电压。
[0008]在该方式的情况下，如果在数据的读出或保持中对漏极施加某一程度的电压，则在读出或保持中有时候也产生写入。因此，提出了专利文献I那样的方案。其特征在于，对EPROM施加电压，流过瞬态电流而读出数据，将该数据存储于锁存电路。锁存电路在电源接通期间持续存储数据，因而仅在接通电源的瞬间对EPROM施加电压，这以后，能够不施加电压。因此，EPROM的存储数据错乱的情况减少，可靠性提高。
[0009]接着，介绍专利文献2。这是将EPROM两个串联排列，使一方接通，另一方关断。由于某一方关断，因而电流不流经电源间。另外，由于与专利文献I相比为简单的电路构成，因而具有面积小的优点。
[0010]专利文献1:日本特开平7-122090号公报；
专利文献2:日本特开2003-257186号公报。
【发明内容】
[0011]发明要解决的问题
在作为现有示例而在图17中示出的专利文献I的方法中，在锁存电路存在读出数据时的问题。如专利文献2中所述，特别是在电源电压刚接通后的读出存在问题。另外，在应用于【背景技术】中叙述的电压检测器中的情况下，电源电压的端子和检测电压的端子共用的情况较多，电源电压自身不稳定，因而特别容易产生该问题。
[0012]在专利文献2的情况下，虽然能够避免锁存电路的问题，但是由于EPROM的某一方的漏极电压变高，因而存在少许写入逐渐产生而EPROM的数据错乱的问题。
[0013]在电压检测器的情况下，当然，期望检测电压的允许范围较宽。例如在检测电压5V下输出进行I/o切换的电压检测器的情况下，与施加至检测端子的被允许电压为4V?6V相比，IV?IOV的制品竞争力更高。如前所述，由于检测电源电压和电压的端子共用的情况较多，因而要求电源电压的允许范围较宽。因此，要求即使电源电压较高数据也不错乱。专利文献2的方式显出以下问题:电源电压越高，电荷越容易注入关断的EPROM的浮栅，因而EPROM的数据错乱。
[0014]使用EPROM的调整电路即使是现在也在一部分领域中使用，但是由于存在如上所述的问题，因而存在不使用的领域。
[0015]用于解决问题的技术方案
为了解决上述问题，在本发明的电阻分压电路中采用以下构成。
[0016]S卩，采取一种半导体存储电路，其将第一倒相器的输出连接至可电写入的第一非易失性存储器的源极，将第一非易失性存储器的漏极连接至第二倒相器的输入，将第二倒相器的输出连接至第二非易失性存储器的源极，将第二非易失性存储器的漏极连接至第一倒相器的输入，将第二非易失性存储器的漏极作为输出。
[0017]发明的效果
依照本发明的半导体存储电路，由于读出时的消耗电流仅为泄漏电流，因而非常小。在读出中，仅在电荷蓄积于下级栅极或其它寄生电容的瞬间或者在抽出所蓄积电荷的瞬间的所谓的过渡状态时，在EPROM的源极/漏极间施加相对较大的电压。如果过渡状态结束，则自动地成为不施加电压，因而没必要另外控制施加于EPROM的电压。另外，获得以下效果:即使保持读出状态持续使用，存储信息也不会被误写入。
【专利附图】
【附图说明】
[0018]图1是本发明的半导体存储电路；
图2是EPROM的构造截面图；
图3是示出电压检测器的构成的概略图；
图4是电阻分压电路和使用EPROM的调整电路的构成图；
图5是将EPROM的控制栅极固定于VDD的情况下的本发明的半导体存储电路；
图6是将EPROM的控制栅极连接至源极的情况下的本发明的半导体存储电路；
图7是装入了写入电路的本发明的半导体存储电路；
图8是图7的详细图； 图9是装入了电容的本发明的半导体存储电路；
图10是在图7中装入电容的本发明的半导体存储电路；
图11是装入了 二极管的本发明的存储电路；
图12是在与VDD之间装入P沟道晶体管的本发明的存储电路；
图13是在图7中添加了写入禁止信号的情况下的本发明的存储电路；
图14是装入了与图7为不同方式的写入电路的情况下的本发明的存储电路；
图15是在图7中装入了电阻的本发明的存储电路；
图16是使用P沟道EPROM的情况下的本发明的半导体存储电路；
图17是现有的半导体存储电路。
[0019]附图标记说明:
I第一倒相器；2第一 EPROM ;3第二倒相器；4第二 EPROM ;5并联晶体管；6电阻；7第一“或”(0R);8第二“或”;9第一 N沟道晶体管；10第二 N沟道晶体管；11电容；12 二极管；13 P沟道晶体管；14 “与”(AND);15倒相器；16 N沟道晶体管；101 N型源极；102控制栅极；103浮栅；104 N型漏极；105 P阱。
【具体实施方式】
[0020]以下，基于【专利附图】
【附图说明】实施例。
[0021][实施例1]
图1是本发明的作为基本的电路。这是以下半导体存储电路:将第一倒相器I的输出B连接至第一 EPROM 2的源极，将第一 EPROM的漏极C连接至第二倒相器3的输入，将第二倒相器的输出D连接至第二 EPROM 4的源极，将第二 EPROM 4的漏极A连接至第一倒相器I的输入，将该A作为输出。
[0022]EPROM是非易失性存储器的一种，图2是EPROM的构造截面图。由N型源极101、控制栅极102、浮栅103、N型漏极104、P阱105构成。
[0023]在N沟道晶体管的情况下，一般而言，源极为VSS侧，漏极为VDD侧。图1的第一EPROM7B的电位可为VDD也可为VSS，因而源极与漏极会更换。这样在言及源极时产生每次都要考虑电位来判断哪个是源极的必要，说明非常费解。于是，在本说明书中，不管电压如何，为方便起见，在图1中，设EPROM的左侧为源极、右侧为漏极。S卩，第一 EPROM 2的源极为B,漏极为C,第二 EPROM 4的源极为D,漏极为A。
[0024]在【背景技术】中叙述的电压检测器的情况下，共用电源电压VDD的端子和检测电压的端子，由检测兼电源电压端子、VSS端子、输出端子合计3个端子构成的情况较多。图3中示出该电压检测器的构成的一例。在检测兼电源电压端子与VSS端子间配置电阻分压电路，用比较电路比较从其分压的电位与基准电位，用倒相器将该结果整形而从输出端子输出 Hi/Lo。
[0025]图3所示的“电阻分压电路+调整电路”为图4所示的构成。再者，图4记载的EPROM电路相当于图1的本发明的半导体存储电路。并联晶体管5与构成电阻分压电路的电阻6并联地配置，并联晶体管5的输入连接至图1的电路的输出A。
[0026]由A的电位决定并联晶体管5的接通/关断。在此，为方便起见，设晶体管5为N沟道。在A的电位为VDD时，晶体管5接通,因而电阻6被短路而不作为电阻起作用。在A的电位为VSS时，晶体管5关断，因而电阻6作为电阻起作用。这样，根据来自各EPROM电路的输出A，能够改变电阻分压电路的分压比。以上是将本发明的半导体存储电路用于电压检测器的电阻分压电路的调整的情况下的实施例。
[0027]以下，说明图1的半导体存储电路的动作。倒相器是在VDD侧由P沟道晶体管、在VSS侧由N沟道晶体管构成的一般器件。说明以下一般情况=EPROM为N沟道型，通过写入而电子蓄积于浮栅，沟道难以反转，因而写入前的阈值VT为耗尽，写入后阈值VT为增强。阈值VT是指在提高栅极电压时源极与漏极间的沟道从关断切换为接通时的栅极的电压。在EPROM中相当于控制栅极的电压。
[0028]在本发明中，以两个EPROM中的某一方为耗尽而另一方为增强的方式进行写入。以下，为方便起见，使晶体管的VT为IV，耗尽的EPROM的VT为-2V，增强的EPROM的VT为2V。在此，晶体管是指由第一、第二倒相器构成的晶体管和并联晶体管5全体。
[0029]首先，说明第一 EPROM为耗尽、第二 EPROM为增强之时。
[0030]关于VDD为OV?IV之间，第一 EPROM以外的元件VDD比VT更小，因而处于关断状态。由于第二 EPROM关断，因而A的电位由第二 EPROM的漏极/P阱结、第一倒相器的栅极寄生电容、从第二 EPROM的漏极到第一倒相器的输入的布线的寄生电容决定。由于存在第二 EPROM的漏极/P阱结的结漏，因而A长期而言稳定于VSS。所以，如果注意使寄生电容不在VDD侧，则A的电位成为VSS。
[0031]在VDD为I?2V时，第二 EPROM以外能够接通。由于第二 EPROM为关断状态，因而不管D的电位如何，A的电位均成为VSS。由于第一倒相器的输入为VSS，因而第一倒相器的输出B成为VDD。由于第一 EPROM的VT为-2V，因而C的电位与B的电位相等。由于C的电位与B相同而为VDD，因而第二倒相器的输出D成为VSS。这样，D与A的电位相等而成为VSS。
[0032]如果VDD变为2V以上，则第二EPROM也能够接通。但是，如上所述，由于第二 EPROM的源极与漏极的电位相等而为VSS，因而即使第二 EPROM接通，与VDD为I?2V时也没有任何变化。
[0033]如以上所述，该电路的输出A不管VDD的电压如何均为VSS。
[0034]接着，说明第一 EPROM为增强、第二 EPROM为耗尽之时。
[0035]关于VDD为OV?IV之间，仅仅第二 EPROM接通，其它元件VDD比VT更小，因而处于关断状态。虽然第二 EPROM接通，但是由于其前级的第二倒相器N沟道、P沟道一并关断，因而A的电位依赖于许多因素。在此,考虑带有A为输入的晶体管5。如果使VT= IV,则在VDD为OV?IV时，该晶体管也不管A的电位如何而处于关断状态。所以，VDD为OV?IV之间几乎没有考虑的必要。
[0036]在VDD为IV?2V时，仅仅第一 EPROM关断，其它元件接通。C的电位由第一 EPROM的漏极/P阱结、第二倒相器的栅极寄生电容、从第一 EPROM的漏极到第二倒相器的输入的布线的寄生电容决定。由于存在第一 EPROM的漏极/P阱结的结漏，因而C长期而言稳定于VSS。所以，如果注意使寄生电容不在VDD侧，则C的电位成为VSS。
[0037]由于C的电位为VSS，因而第二倒相器的输出D成为VDD。由于第二 EPROM的VT为-2V，因而A的电位与D相等。所以，该电路的输出A成为VDD。由于A的电位为VDD，因而第一倒相器的输出B成为VSS。[0038]在VDD为2V以上时，第一 EPROM也能够接通。但是，如上所述，由于第一 EPROM的源极和漏极的电位相等而为VSS，因而即使第一 EPROM接通，与VDD = I?2V时也没有任何变化。
[0039]如以上总结的，在第一 EPROM为耗尽、第二 EPROM为增强时，晶体管5始终关断。
[0040]在第一 EPROM为增强、第二 EPROM为耗尽时，如果VDD的电压小于晶体管的VT，则晶体管5关断，如果VDD的电压为晶体管的VT以上，则晶体管5接通。
[0041]这样，通过在第一 EPR0M、第二 EPROM的某一个上进行写入，从而获得如果VDD的电压变为VT以上则自动地读出数据，晶体管5接通/关断的电路。
[0042]本发明的电路相当于一种锁存电路，但是由于与在某个瞬间读出保存于EPROM的数据而将该数据保存于锁存那样的专利文献I的方式完全不同，因而不产生在专利文献I中产生的问题。
[0043]另外，由于写入信息在任一情况下在全部EPROM的源极/漏极间均不产生大电位差，因而热载流子不产生。即，不发生写入。另外，由于流经两个EPROM的电流为仅对漏极所连接的倒相器的栅极电容或其它寄生电容充入电荷的电荷程度，因而不流过恒定的电流。即使在过渡状态中，由于仅仅流过对这些电容充入电荷程度的电流，因而电流值也非常小。这样，在EPROM的源极/漏极间没有电位差，流经的电流也非常小，因而不发生EPROM的数据错乱的情况。
[0044]在图1中，EPROM的P阱电位从VSS取得，但是由于这样加上背栅，因而有时候使EPROM的P阱电位与各个EPROM的源极为相等电位。即使在此情况下，也获得与本实施例中所述内容相同的效果。
[0045]在本实施例中，使晶体管的VT为IV、耗尽的EPROM的VT为-2V、增强的EPROM的VT为2V，但是该值没有意义，而是为了方便起见。
[0046]在本实施例中，说明了 EPROM为N沟道的情况，但是使EPROM为P沟道的情况也有可能。这能够容易地从本实施例中迄今叙述的内容想到，因而省略详细的说明。
[0047]在图4中，A直接连结至用于将电阻6短路的并联晶体管5的输入，但是即使中间经由倒相器等电路而变换信号或使并联晶体管5为P沟道，本专利的本质也不改变。
[0048]在本实施例中，为方便起见，说明了用于电阻分压电路的调整的情况，但是本发明并不限于该用途。在该例中，说明了使用EPROM作为存储器元件的情况，但是本发明为对于可电写入的存储器元件全体有效的电路。
[0049][实施例2]
根据图5进行说明。图5是将图1的EPROM的控制栅极的电位固定于VDD电平的图。以下，使用数字信号O、I说明。
[0050]VT为耗尽的N沟道EPROM的任务是在前级的输出为I时输出1、在前级的输出为O时输出O。在任务中没必要关断。如果将VT为耗尽的N沟道EPROM的控制栅极固定于VDD，则更成为接通的方向，因而实现了该任务。
[0051]实施例1中说明的VT为增强的N沟道EPROM的任务一直关断或者在VDD电平比晶体管的VT更低时关断，在VDD电平比晶体管的VT更高时接通。如果事先使增强的N沟道EPROM的VT比晶体管的VT更高，则即使使控制栅极的电位为VDD，也能够实现该任务。
[0052]以上说明了，即使将N沟道EPROM的控制栅极固定于VDD电平，也与实施例1中说明的电路动作相同。
[0053]在前级倒相器输出I时，在N沟道EPROM加上背栅。因此，来自VT为耗尽的N沟道EPROM的输出I稍慢，即，输出比VDD稍低的电压。如果该N沟道EPROM的控制栅极的电压高，则能够输出更接近I的、即接近VDD电位的电位。
[0054]在VDD电平变得比晶体管的VT更高而图1的电路的各布线的电位稳定之后，如果VT为增强的N沟道EPROM接通，则图1的电路输入输出变为一个圆，因而电路动作更加稳定。
[0055]在该实施例中叙述了 EPROM为N沟道的情况，但是在用P沟道构成两个EPROM的情况下，由于在N沟道和P沟道中动作相反，因而通过将控制栅极的电位固定于VSS，从而获得进行同样动作的电路。这能够从N沟道EPROM的情况容易想到，因而省略详细的说明。
[0056][实施例3]
根据图6进行说明。图6是将图1的EPROM的控制栅极连接至各个EPROM的源极的图。
[0057]VT为耗尽的N沟道EPROM的任务是在前级的输出为I时输出1、在前级的输出为O时输出O。
[0058]在前级倒相器输出I时，在N沟道EPROM加上背栅。因此，来自VT为耗尽的N沟道EPROM的输出I稍慢，即，输出比VDD稍低的电压。如果该N沟道EPROM的控制栅极的电压高，则能够输出更接近I的、即接近VDD电位的电位。
[0059]在前级倒相器输出O时，在N沟道EPROM不加上背栅，因而即使控制栅极的电位为VSS, VT为耗尽的N沟道EPROM也能够照样输出O。
[0060]这样，了解到VT为耗尽的N沟道EPROM的控制栅极与其前级倒相器的输出为相同电平即可。前级倒相器的输出连接至N沟道EPROM的源极。
[0061]实施例1中说明的VT为增强的N沟道EPROM的任务一直关断或者在VDD电平比晶体管的VT更低时关断，在VDD电平比晶体管的VT更高时接通。换言之，增强的N沟道EPROM至少在VDD电平比晶体管的VT低时关断。
[0062]在前级倒相器输出I时，如果事先使增强的N沟道EPROM的VT比晶体管的VT更高，若该EPROM的控制栅极与源极连接，则控制栅极的电位成为VDD。由于该EPROM的VT比晶体管的VT更大，因而在VDD电平比晶体管的VT更低时，该EPROM关断。
[0063]在前级倒相器输出O时，如果增强的N沟道EPROM的控制栅极与源极连接，则控制栅极的电位成为VSS电平。此时，该EPROM关断。
[0064]如上所述，了解到:即使在将EPROM的控制栅极连接至各个EPROM的源极的情况下，也进行与实施例1中所述相同的动作。
[0065]在该实施例中叙述了 EPROM为N沟道的情况，但是即使在用P沟道构成两个EPROM的情况下，也能够容易从上述N沟道EPROM的情况想到，因而省略详细的说明。
[0066]EPROM的控制栅极的最适当控制有时候根据适用的工艺或EPROM的特性而改变。通过实施例2的图5、实施例3的图6的说明，叙述了控制栅极的控制的具体示例，在这以外的情况下，例如，在未配置控制栅极的情况下、仅用寄生电容控制的情况下、将控制栅极连接至漏极的情况下、将控制栅极连接至VSS的情况下、在数据读出时和写入时改变控制栅极的电位的情况下、组合以上的情况下，这些均属于最适当的，本发明的新颖性并不丧失。
[0067][实施例4] 根据图7进行说明。图7将写入用电路装入图1的EPROM电路。说明根据信号T、U、W选择性地写入的情况。以下，使用数字信号O、I来说明。
[0068]T = O、U = 1、W = I 的情况
第一 N沟道晶体管9和第二 N沟道晶体管10接通。因此，A和C的电位成为VSS，即O。“或”是在两个输入两者均为O时输出0，在此外的输入时输出I。在此，由于Α = 0、Τ =0，因而第一“或”7的输出为O。构成第一倒相器的P沟道晶体管接通，构成第一倒相器的N沟道晶体管关断。所以，B成为VDD。由于C为VSS，因而在第一 EPROM 2的源极/漏极间施加大电压而进行写入。由于第二“或”8的输入为U = 1，因而第二“或”的输出为1，构成第二倒相器的P沟道晶体管关断。由于C为0，因而构成第二倒相器的N沟道晶体管关断。这样，构成第二倒相器的P沟道晶体管和N沟道晶体管两者关断。所以，在第二 EPROM 4的源极/漏极间不施加高电压，不进行向第二 EPROM的写入。
[0069]T = 1、U = O、W = I 的情况
第一 N沟道晶体管9与第二 N沟道晶体管10接通。因此，A和C的电位成为VSS，即O。由于第一“或”的输入为I和0，因而第一“或”的输出成为I。由于A为0，因而构成第一倒相器的P沟道晶体管、N沟道晶体管两者关断。因此，在第一 EPROM的源极/漏极间不施加高电压，不发生写入。由于第二“或”的输入为O和0，因而第二“或”的输出为O。由于构成第二倒相器的P沟道晶体管接通，N沟道晶体管关断，因而D的电位成为VDD。由于A为VSS,因而在第二 EPROM的源极/漏极间施加大电压而进行写入。
[0070]T = 0、U = 0、W = 0 的情况
第一 N沟道晶体管与第二 N沟道晶体管关断。由于作为第一“或”电路的一个输入的T为0，因而第一“或”输出另一个与输入A相同的电平。由于作为第二“或”电路的一个输入的U为0，因而第二 “或”输出另一个与输入C相同的电平。因此，在此情况下，图5的电路与实施例1中所述的图1的电路等价。在此情况下，为读出或保持的状态，如果事先经由电阻将T、U、W这三根布线连接至VSS侧，则只要不对T、U、W输入特别的信号便不发生写入，因而可靠性提高。
[0071]T = 0、U = 0、W = O 的情况
虽然动作机构与进行了图1的说明的实施例1相同，但是由于添加了在图1中没有的元件，因而在以下验证动作。
[0072]图8是为了容易理解而将图7的“或”分解为晶体管的详细图，电路的功能与图7完全等同。“或”是将两个N沟道晶体管在VSS侧并联、将两个P沟道晶体管在VDD侧串联地配置、使输出通过倒相器反转的器件。“或”的一个输入连接至N沟道晶体管、P沟道晶体管的各一个的栅极，“或”的另一个输入连接至剩余N沟道晶体管、P沟道晶体管的各一个栅极。该构造作为CMOS的“或”是极为一般的。
[0073]首先，说明第一 EPROM为耗尽、第二 EPROM为增强之时。
[0074]条件为T = U = W = O。由于第二 EPROM关断且第二 N沟道晶体管也关断，因而A在任何地方均不直接导通。在此情况下，由第二 EPROM和第二 N沟道晶体管的N型漏极/P阱结漏和寄生电容决定A的电位。由于存在漏极/P阱结的结漏，因而A长期而言稳定于VSS。所以，如果注意使寄生电容不在VDD侧，则A的电位瞬间变为VSS。S卩，A = O。由于A = 0，因而第一“或”电路的输入两个均为O。所以，第一“或”电路的输出为O。由于第一倒相器构成的N沟道晶体管关断、P沟道晶体管接通，因而B= I。由于第一 EPROM接通，因而C= I。由于第二 EPROM的两个输入为O和1，因而输出为I。由于构成第二倒相器的N沟道晶体管接通、P沟道晶体管关断，因而D = 0。由于D = 0、A = 0，因而在关断的第二EPROM的源极/漏极间不施加电压。所以，即使VDD进一步提高而第二 EPROM接通，状态也不改变。在第一 EPROM为增强、第二 EPROM为耗尽时，为同样的内容，因而省略。
[0075]在该例中，为简单起见，如果叙述第一 EPR0M，则在C与VSS间配置N沟道晶体管，通过另一输入T来控制构成第一倒相器的P沟道晶体管的接通/关断。由此，能够接通连接至EPROM的VDD侧的P沟道晶体管和连接至EPROM的VSS侧的N沟道晶体管两者，在EPROM的源极/漏极间赋予大电压而实现写入。
[0076]如果在C与VDD间配置晶体管，能够用另一输入控制构成第一倒相器的N沟道晶体管，则与上述相同，能够在EPROM的源极/漏极间赋予大电压而实现写入。这能够容易地从本实施例中所述的内容想到，因而省略详细的说明。
[0077]在本实施例中，叙述了 EPROM为N沟道的情况，但是在P沟道的情况下也相同。
[0078][实施例5]
根据图9进行说明。这是在图1的电路上在C与VSS之间、A与VSS之间添加了电容11的电路。
[0079]如在实施例1中说明的，例如在第一 EPROM的VT为增强而关断的情况下，第二倒相器的输入由二极管泄漏或寄生电容决定。通过在C与VSS之间设置电容，在第一 EPROM关断时，C的电平更可靠地成为VSS或接近VSS。由此，第二倒相器的输入更可靠地被视为O0
[0080]在第一 EPROM的VT为耗尽而接通的情况下，如果第一倒相器的输出为1，则C的电平变为I。即使在C与VSS间添加电容，这也不改变。A与VSS间的电容与上述相同。
[0081]上述内容说明了 EPROM关断的情况、以该EPROM的漏极成为O的方式组合电路的情况。在EPROM关断的情况下，在以该EPROM的漏极成为I的方式组合电路的情况下，在C与VDD间、A与VDD间添加电容。由于内容与上述相同，因而省略详细的说明。
[0082]图10是在作为写入用电路的图7中因为与上述相同的目的而添加了电容11的图。由于构成倒相器的N沟道和P沟道的输入被分别控制，因而在各自与VSS之间添加电容。由此，实现了与上述说明的内容相同的任务。
[0083][实施例6]
根据图11进行说明。这是在C与VSS间、A与VSS间将二极管反向放入。例如，在EPROM关断时，以该漏极为输入的倒相器的输入不直接连接至VSS或VDD。因此，难以取出滞留于输入布线的电容或栅极的电容的电荷。该电荷主要经由EPROM的N型漏极/P阱结向P阱然后向VSS取出。
[0084]实际上，在作为制品使用时，有时候VDD急剧下降，此后急剧上升。为了在这样的情况下也恰当地动作，有必要跟随该动作而取出滞留的电荷。通过在C与VSS间、A与VSS间设置二极管，获得取出该电荷的速度提高的效果。
[0085]由于二极管反向连接，因而与EPROM接通时的动作无关。
[0086]上述内容说明了 EPROM关断的情况、以该EPROM的漏极成为O的方式组合电路的情况。在EPROM关断的情况下，在以该EPROM的漏极成为I的方式组合电路的情况下，在C与VDD间、A与VDD间将二极管反向添加。由于内容与上述相同，因而省略详细的说明。
[0087][实施例7]
根据图12进行说明。这是在图1的电路中在VDD与半导体存储电路之间添加了 P沟道晶体管13。P沟道晶体管由X控制。在写入或读出时，X= 0，P沟道晶体管接通。在实际的制品中，噪声常进入电源。通过在VDD与半导体存储电路之间设置P沟道晶体管，从而能够提高抗噪声性。
[0088]进行写入而构成本发明的半导体存储电路的两个EPROM的单方为耗尽、另一方为增强时的动如在实施例1中叙述的。但是，在欲进行写入之前，常进行制品的测定。在这样的情况下，如果EPROM为N沟道，则N沟道的EPROM —般在写入前为耗尽，因而本发明的半导体存储电路的输出A变得不定。
[0089]于是，在写入前进行测定的情况下，使P沟道晶体管13关断。这样，A始终为0，因而能够测定。
[0090][实施例8]
EPROM—般在生产者侧进行写入、在流通至消费者以后不写入的情况较多。所以，如果设置写入禁止用的电路，通过来自该电路的输出进行控制，则可靠性进一步提高。
[0091]根据图13进行说明。图13在图7中添加了来自写入禁止用电路的输出Z。在进入写入禁止模式前，Z = 1，在写入禁止模式中，Z = O。
[0092]将图7的T、U、W和Z作为“与”14的输入，将来自“与”14的输出连接至图7中的T、U、W被连接的部位。设来自经由倒相器15使Z反转并将其和A作为输入的“与”的输出，为来自半导体存储电路的输出A’。“与”电路是仅在两个输入为I时输出1、在此外时候输出O的一般电路。
[0093]在Z = I时，来自带有T、U、W为输入的“与”的输出与T、U、W相同。所以，成为与先前实施例4中说明的写入相同的动作。即，在进入写入禁止模式之前能够写入。
[0094]在Z = O时，来自带有T、U、W为输入的“与”的输出与T、U、W的值无关而成为O。如先前实施例4中所述，这是读出状态，因而不能写入。
[0095]由于A’在“与”中输入Z的反转值，因而在Z = I时，A’与A无关而成为A’ = O。这意味着即使在写入之前来自半导体存储电路的输出也确定，因而具有在写入前能够进行制品测定的优点。
[0096]在Z = O时，A’与A相同。所以，如果进入写入禁止模式，则A’与向EPROM的写入相应地输出I或O。
[0097]在此，在进入写入禁止模式前Z = 1，在写入禁止模式中Z = 0，使用图13说明了利用方法，但这是为了方便起见。也可与此相反在进入写入禁止模式前Z = 0，在进入后Z=I。在此情况下，虽然电路的构成变化，但这仅仅是从图7到图13添加的“与”或倒相器变为其它逻辑。该变化没有新颖性，因而省略说明。
[0098][实施例9]
根据图14进行说明。这是在构成图1的倒相器1、3与VDD之间添加P沟道晶体管13，在倒相器1、3与VSS之间添加N沟道晶体管16，在EPROM的源极与VSS之间添加N沟道晶体管，在EPROM的漏极与VDD之间添加P沟道晶体管。在倒相器1、3与VDD之间的P沟道晶体管输入信号Q，在倒相器1、3与VSS之间的N沟道晶体管输入使信号Q通过倒相器15反转后的信号。
[0099]在第一 EPROM的源极与VSS之间的N沟道晶体管输入信号R，在第一 EPROM的漏极与VDD之间的P沟道晶体管输入使信号R通过倒相器15反转的信号。
[0100]在第二 EPROM的源极与VSS之间的N沟道晶体管输入信号S，在第二 EPROM的漏极与VDD之间的P沟道晶体管输入使信号S通过倒相器15反转的信号。
[0101]在Q = 1、R = 0、S = I时，关于倒相器1、3，该倒相器与VDD之间的P沟道晶体管关断，该倒相器与VSS之间的N沟道晶体管关断。第一 EPROM的源极与VSS之间的N沟道晶体管和漏极与VDD之间的P沟道晶体管两者关断。第二 EPROM的源极与VSS之间的N沟道晶体管和漏极与VDD之间的P沟道晶体管两者接通。在该状态下，如果增大VDD的电压，则仅在第二 EPROM上发生写入。
[0102]在Q = l、R = l、S = O时，关于倒相器1、3，该倒相器与VDD之间的P沟道晶体管关断，该倒相器与VSS之间的N沟道晶体管关断。第一 EPROM的源极与VSS之间的N沟道晶体管和漏极与VDD之间的P沟道晶体管两者接通。第二 EPROM的源极与VSS之间的N沟道晶体管和漏极与VDD之间的P沟道晶体管两者关断。在该状态下，如果增大VDD的电压，则仅在第一 EPROM上发生写入。
[0103]在Q = R = S = O时，连结两个EPROM的源极与VSS间的N沟道晶体管关断，连结EPROM的漏极和VDD的P沟道晶体管关断。连结倒相器1、3和VSS间的N沟道晶体管接通，连结倒相器1、3和VDD的P沟道晶体管接通。这与实施例1中所述的电路等价。即，在Q= R = S = O时,成为实施例1中所述的读出状态。
[0104]更换在前述的EPROM的源极与VSS间、漏极与VDD间配置的晶体管的配置，在EPROM的源极与VDD间配置P沟道晶体管、在漏极与VSS间配置N沟道晶体管也获得同样的效果，这能够容易地从前述内容推测出，因而省略详细的说明。一般而言，如果使赋予源极和漏极的电压的高低在写入和读出中相反，则可获得写入的VT偏移变大的效果。
[0105][实施例10]
根据图15进行说明。这是在图7中添加了电阻。在作为EPROM与其下级电路的输入之间的A和C配置该电阻。仅在电荷蓄积于下级栅极或其它寄生电容的瞬间或者在抽出所蓄积电荷的瞬间的所谓的过渡状态时，在EPROM的源极/漏极间施加相对较大的电压。特别是由于电容大是下级的栅极电容，因而通过在其前方配置电阻，从而抑制过渡状态中的电压的峰值。即，由于抑制了在EPROM的源极/漏极间瞬间施加的电压，因而针对误写入的可罪性提闻。
[0106]在配置了图15那样的写入用N沟道晶体管的情况下，在紧接漏极之后配置电阻的方案能够进一步抑制过渡状态中的电压的峰值。但是，如果在此配置电阻，则在写入时该电阻作为寄生电阻工作，因而写入电压相应地变高。或者写入时间变长。于是，在欲降低写入电压的情况下，以下方案较好:不在紧接EPROM的漏极之后，而是如图15所示在写入用晶体管之后配置电阻，使得在写入时不负载电阻。在比写入电压更重视读出时可靠性的情况下，配置在紧接EPROM的漏极之后。该选择依赖于存储电路的用途或工艺特性。
[0107]另外，如果在B和D上均配置电阻，则能够进一步抑制过渡状态中的电压的峰值。但是，在欲降低写入电压的情况下，仅仅A和C的方案较好。理由与前述相同。
[0108]在图14的情况下，由于不利用倒相器1、3而能够写入，因而即使在A、B、C、D全体上配置而抑制过渡状态中的电压的峰值，也能够降低写入电压。在此情况下，如果在EPROM与写入用晶体管之间配置电阻，也能够进一步抑制过渡状态中的电压的峰值。如果配置在写入用晶体管与倒相器1、3之间，则虽然过渡状态中的电压的峰值稍微上升，但是能够以更低电压写入。
[0109]在图1的情况下，通过仅在A和C上放入电阻而可靠性提高。再者，如果在A、B、C、D全体上配置电阻，则可靠性进一步提高。内容与前述相同，因而省略详细的说明。
[0110][实施例11]
根据图16进行说明。图16是使图1的EPROM为P沟道的情况下的图。虽然动作本身容易从实施例1类推，但是由于能够积极地利用实施例1中未叙述的现象，因而在以下叙述。
[0111]倒相器1、3的输入连接至前级P沟道EPROM的漏极，漏极形成于VDD电平的N阱。因此，在EPROM关断的情况下，能够使倒相器的输入电位为VDD电平。带有VDD电平为输入的倒相器的输出成为O。
[0112]在数据的写入后，S卩，以在构成图16的电路的两个P沟道的EPROM之中一方VT为耗尽、另一方VT为增强的方式进行写入之后，在源极带有倒相器的输出O的P沟道EPROM的VT为耗尽的情况下，该O成为下级倒相器的输入，该倒相器的输出成为I。在源极带有其的P沟道EPROM的VT为增强。
[0113]在耗尽的P沟道EPROM上施加的电位与上述相比，源极和漏极为0，N阱为VDD电平。此时，在P沟道EPROM中发生一般称为带间隧穿的现象，电子注入栅极。
[0114]在P沟道EPROM的情况下，一般而言写入前为增强，写入后为耗尽。所以，根据该现象，对写入后EPROM沿更深的方向进行写入。这是在实施例1中未叙述的、能够在使用P沟道EPROM的情况下利用的现象。由此，能够实现更具可靠性的EPROM电路。即使是N沟道，这个称为带间遂穿的现象也发生，但是一般而言，与P沟道相比非常小。
【权利要求】
1.一种半导体存储电路，将第一倒相器的输出连接至可电写入的第一非易失性存储器的源极，将所述第一非易失性存储器的漏极连接至第二倒相器的输入，将所述第二倒相器的输出连接至第二非易失性存储器的源极，将所述第二非易失性存储器的漏极连接至所述第一倒相器的输入，将所述第二非易失性存储器的所述漏极作为输出。
2.根据权利要求1所述的半导体存储电路，其特征在于，将所述第一和第二非易失性存储器的控制栅极的电位固定于VDD电平或VSS电平。
3.根据权利要求1所述的半导体存储电路，其特征在于，将所述第一和第二非易失性存储器的控制栅极连接至各个非易失性存储器的源极。
4.根据权利要求1至3中任一项所述的半导体存储电路，其特征在于，进一步具有: 控制构成所述第一和第二倒相器的各个晶体管的动作的电路；以及 晶体管，其配置在所述第一和第二非易失性存储器的输出、连接下级的所述倒相器的布线以及VSS或VDD之间； 能够将所述第一和第二非易失性存储器的漏极经由所述晶体管连接至VSS或VDD。
5.根据权利要求1至3中任一项所述的半导体存储电路，其特征在于，进一步在所述第一和第二倒相器的至少一方的输入与VSS或VDD之间添加电容。
6.根据权利要求1至3中任一项所述的半导体存储电路，其特征在于，进一步在所述第一和第二倒相器的至少一方的输入与VSS或VDD之间设置反向的PN结。
7.根据权利要求1至3中任一项所述的半导体存储电路，其特征在于，在所述第一和第二非易失性存储器的所述源极侧的布线与所述漏极侧的布线的至少一方串联地配置电阻。
【文档编号】G11C16/02GK103700402SQ201310447687
【公开日】2014年4月2日 申请日期:2013年9月27日 优先权日:2012年9月27日
【发明者】津村和宏 申请人:精工电子有限公司
【专利摘要】本发明提供长期可靠性和读出特性优异的低消耗电流的半导体存储电路。本发明的半导体存储电路，将第一倒相器的输出连接至可电写入的第一非易失性存储器的源极，将第一非易失性存储器的漏极连接至第二倒相器的输入，将第二倒相器的输出连接至第二非易失性存储器的源极，将第二非易失性存储器的漏极连接至第一倒相器的输入，将第二非易失性存储器的漏极作为输出。
【专利说明】半导体存储电路
【技术领域】
[0001]本发明涉及具有非易失性存储器的半导体存储电路。
【背景技术】
[0002]半导体电路装置为了电压的调整而常常带有电阻分压电路。作为使用该电路的一例，能够列举通常称为电压检测器的电压检测电路装置。这是以下电路装置:由基准电压、放大器、电阻分压电路、输出晶体管构成，根据电压是高于还是低于设定的检测电压值，输出Hi/Lo (高/低)。如果用半导体晶片加工制造该电路，则由于制造工序的偏差，基准电压会有偏差。于是，通过事先使得能够任意调整电阻分压电路的分压比，从而能够将检测电压值设定为一定值。另外，由于通过控制电阻分压电路的分压比而能够控制检测电压值，因而具有容易获得任意的检测电压值的优点。
[0003]作为调整电阻分压电路的分压比的手段而常用的是调整用熔线。对构成电阻分压电路的许多电阻器每个并联地配置熔线，通过用激光切断该熔线而进行调整。与未切断的熔线并联的电阻器因熔线而短路，因而不作为电阻器起作用，与被切断的熔线并联的电阻器由于熔线被切断(即，为断开状态)而作为电阻器起作用。
[0004]此外，使用可电写入的EPROM的情况也较多。与电阻器并联地配置晶体管，根据EPROM的存储信息，通过使并联配置的晶体管接通/关断(0N/0FF)而进行调整。EPROM的优点在于即使在装在封装或板之后也能够电写入这点。在熔线的情况下，由于激光照射是必要的，因而有必要在装入封装之前进行。
[0005]接着，关于EPROM，EPROM也有许多方式，常用的有以下MOS晶体管构造:具有浮栅，根据蓄积于浮栅的电荷，阈值电压VT变化，利用此存储数据1/0。以下，EPROM是指该构造。
[0006]使用EPROM的情况的要求事项，有代表性的可以举出消耗电流小、不产生数据错乱、电路小。
[0007]数据向EPROM的写入较多地利用在漏极/源极间赋予高电压、流经源极/漏极间的电荷变为热载流子的所谓的热载流子注入。该写入方式的特征为:在源极/漏极间赋予高电压。
[0008]在该方式的情况下，如果在数据的读出或保持中对漏极施加某一程度的电压，则在读出或保持中有时候也产生写入。因此，提出了专利文献I那样的方案。其特征在于，对EPROM施加电压，流过瞬态电流而读出数据，将该数据存储于锁存电路。锁存电路在电源接通期间持续存储数据，因而仅在接通电源的瞬间对EPROM施加电压，这以后，能够不施加电压。因此，EPROM的存储数据错乱的情况减少，可靠性提高。
[0009]接着，介绍专利文献2。这是将EPROM两个串联排列，使一方接通，另一方关断。由于某一方关断，因而电流不流经电源间。另外，由于与专利文献I相比为简单的电路构成，因而具有面积小的优点。
[0010]专利文献1:日本特开平7-122090号公报；
专利文献2:日本特开2003-257186号公报。
【发明内容】
[0011]发明要解决的问题
在作为现有示例而在图17中示出的专利文献I的方法中，在锁存电路存在读出数据时的问题。如专利文献2中所述，特别是在电源电压刚接通后的读出存在问题。另外，在应用于【背景技术】中叙述的电压检测器中的情况下，电源电压的端子和检测电压的端子共用的情况较多，电源电压自身不稳定，因而特别容易产生该问题。
[0012]在专利文献2的情况下，虽然能够避免锁存电路的问题，但是由于EPROM的某一方的漏极电压变高，因而存在少许写入逐渐产生而EPROM的数据错乱的问题。
[0013]在电压检测器的情况下，当然，期望检测电压的允许范围较宽。例如在检测电压5V下输出进行I/o切换的电压检测器的情况下，与施加至检测端子的被允许电压为4V?6V相比，IV?IOV的制品竞争力更高。如前所述，由于检测电源电压和电压的端子共用的情况较多，因而要求电源电压的允许范围较宽。因此，要求即使电源电压较高数据也不错乱。专利文献2的方式显出以下问题:电源电压越高，电荷越容易注入关断的EPROM的浮栅，因而EPROM的数据错乱。
[0014]使用EPROM的调整电路即使是现在也在一部分领域中使用，但是由于存在如上所述的问题，因而存在不使用的领域。
[0015]用于解决问题的技术方案
为了解决上述问题，在本发明的电阻分压电路中采用以下构成。
[0016]S卩，采取一种半导体存储电路，其将第一倒相器的输出连接至可电写入的第一非易失性存储器的源极，将第一非易失性存储器的漏极连接至第二倒相器的输入，将第二倒相器的输出连接至第二非易失性存储器的源极，将第二非易失性存储器的漏极连接至第一倒相器的输入，将第二非易失性存储器的漏极作为输出。
[0017]发明的效果
依照本发明的半导体存储电路，由于读出时的消耗电流仅为泄漏电流，因而非常小。在读出中，仅在电荷蓄积于下级栅极或其它寄生电容的瞬间或者在抽出所蓄积电荷的瞬间的所谓的过渡状态时，在EPROM的源极/漏极间施加相对较大的电压。如果过渡状态结束，则自动地成为不施加电压，因而没必要另外控制施加于EPROM的电压。另外，获得以下效果:即使保持读出状态持续使用，存储信息也不会被误写入。
【专利附图】
【附图说明】
[0018]图1是本发明的半导体存储电路；
图2是EPROM的构造截面图；
图3是示出电压检测器的构成的概略图；
图4是电阻分压电路和使用EPROM的调整电路的构成图；
图5是将EPROM的控制栅极固定于VDD的情况下的本发明的半导体存储电路；
图6是将EPROM的控制栅极连接至源极的情况下的本发明的半导体存储电路；
图7是装入了写入电路的本发明的半导体存储电路；
图8是图7的详细图； 图9是装入了电容的本发明的半导体存储电路；
图10是在图7中装入电容的本发明的半导体存储电路；
图11是装入了 二极管的本发明的存储电路；
图12是在与VDD之间装入P沟道晶体管的本发明的存储电路；
图13是在图7中添加了写入禁止信号的情况下的本发明的存储电路；
图14是装入了与图7为不同方式的写入电路的情况下的本发明的存储电路；
图15是在图7中装入了电阻的本发明的存储电路；
图16是使用P沟道EPROM的情况下的本发明的半导体存储电路；
图17是现有的半导体存储电路。
[0019]附图标记说明:
I第一倒相器；2第一 EPROM ;3第二倒相器；4第二 EPROM ;5并联晶体管；6电阻；7第一“或”(0R);8第二“或”;9第一 N沟道晶体管；10第二 N沟道晶体管；11电容；12 二极管；13 P沟道晶体管；14 “与”(AND);15倒相器；16 N沟道晶体管；101 N型源极；102控制栅极；103浮栅；104 N型漏极；105 P阱。
【具体实施方式】
[0020]以下，基于【专利附图】
【附图说明】实施例。
[0021][实施例1]
图1是本发明的作为基本的电路。这是以下半导体存储电路:将第一倒相器I的输出B连接至第一 EPROM 2的源极，将第一 EPROM的漏极C连接至第二倒相器3的输入，将第二倒相器的输出D连接至第二 EPROM 4的源极，将第二 EPROM 4的漏极A连接至第一倒相器I的输入，将该A作为输出。
[0022]EPROM是非易失性存储器的一种，图2是EPROM的构造截面图。由N型源极101、控制栅极102、浮栅103、N型漏极104、P阱105构成。
[0023]在N沟道晶体管的情况下，一般而言，源极为VSS侧，漏极为VDD侧。图1的第一EPROM7B的电位可为VDD也可为VSS，因而源极与漏极会更换。这样在言及源极时产生每次都要考虑电位来判断哪个是源极的必要，说明非常费解。于是，在本说明书中，不管电压如何，为方便起见，在图1中，设EPROM的左侧为源极、右侧为漏极。S卩，第一 EPROM 2的源极为B,漏极为C,第二 EPROM 4的源极为D,漏极为A。
[0024]在【背景技术】中叙述的电压检测器的情况下，共用电源电压VDD的端子和检测电压的端子，由检测兼电源电压端子、VSS端子、输出端子合计3个端子构成的情况较多。图3中示出该电压检测器的构成的一例。在检测兼电源电压端子与VSS端子间配置电阻分压电路，用比较电路比较从其分压的电位与基准电位，用倒相器将该结果整形而从输出端子输出 Hi/Lo。
[0025]图3所示的“电阻分压电路+调整电路”为图4所示的构成。再者，图4记载的EPROM电路相当于图1的本发明的半导体存储电路。并联晶体管5与构成电阻分压电路的电阻6并联地配置，并联晶体管5的输入连接至图1的电路的输出A。
[0026]由A的电位决定并联晶体管5的接通/关断。在此，为方便起见，设晶体管5为N沟道。在A的电位为VDD时，晶体管5接通,因而电阻6被短路而不作为电阻起作用。在A的电位为VSS时，晶体管5关断，因而电阻6作为电阻起作用。这样，根据来自各EPROM电路的输出A，能够改变电阻分压电路的分压比。以上是将本发明的半导体存储电路用于电压检测器的电阻分压电路的调整的情况下的实施例。
[0027]以下，说明图1的半导体存储电路的动作。倒相器是在VDD侧由P沟道晶体管、在VSS侧由N沟道晶体管构成的一般器件。说明以下一般情况=EPROM为N沟道型，通过写入而电子蓄积于浮栅，沟道难以反转，因而写入前的阈值VT为耗尽，写入后阈值VT为增强。阈值VT是指在提高栅极电压时源极与漏极间的沟道从关断切换为接通时的栅极的电压。在EPROM中相当于控制栅极的电压。
[0028]在本发明中，以两个EPROM中的某一方为耗尽而另一方为增强的方式进行写入。以下，为方便起见，使晶体管的VT为IV，耗尽的EPROM的VT为-2V，增强的EPROM的VT为2V。在此，晶体管是指由第一、第二倒相器构成的晶体管和并联晶体管5全体。
[0029]首先，说明第一 EPROM为耗尽、第二 EPROM为增强之时。
[0030]关于VDD为OV?IV之间，第一 EPROM以外的元件VDD比VT更小，因而处于关断状态。由于第二 EPROM关断，因而A的电位由第二 EPROM的漏极/P阱结、第一倒相器的栅极寄生电容、从第二 EPROM的漏极到第一倒相器的输入的布线的寄生电容决定。由于存在第二 EPROM的漏极/P阱结的结漏，因而A长期而言稳定于VSS。所以，如果注意使寄生电容不在VDD侧，则A的电位成为VSS。
[0031]在VDD为I?2V时，第二 EPROM以外能够接通。由于第二 EPROM为关断状态，因而不管D的电位如何，A的电位均成为VSS。由于第一倒相器的输入为VSS，因而第一倒相器的输出B成为VDD。由于第一 EPROM的VT为-2V，因而C的电位与B的电位相等。由于C的电位与B相同而为VDD，因而第二倒相器的输出D成为VSS。这样，D与A的电位相等而成为VSS。
[0032]如果VDD变为2V以上，则第二EPROM也能够接通。但是，如上所述，由于第二 EPROM的源极与漏极的电位相等而为VSS，因而即使第二 EPROM接通，与VDD为I?2V时也没有任何变化。
[0033]如以上所述，该电路的输出A不管VDD的电压如何均为VSS。
[0034]接着，说明第一 EPROM为增强、第二 EPROM为耗尽之时。
[0035]关于VDD为OV?IV之间，仅仅第二 EPROM接通，其它元件VDD比VT更小，因而处于关断状态。虽然第二 EPROM接通，但是由于其前级的第二倒相器N沟道、P沟道一并关断，因而A的电位依赖于许多因素。在此,考虑带有A为输入的晶体管5。如果使VT= IV,则在VDD为OV?IV时，该晶体管也不管A的电位如何而处于关断状态。所以，VDD为OV?IV之间几乎没有考虑的必要。
[0036]在VDD为IV?2V时，仅仅第一 EPROM关断，其它元件接通。C的电位由第一 EPROM的漏极/P阱结、第二倒相器的栅极寄生电容、从第一 EPROM的漏极到第二倒相器的输入的布线的寄生电容决定。由于存在第一 EPROM的漏极/P阱结的结漏，因而C长期而言稳定于VSS。所以，如果注意使寄生电容不在VDD侧，则C的电位成为VSS。
[0037]由于C的电位为VSS，因而第二倒相器的输出D成为VDD。由于第二 EPROM的VT为-2V，因而A的电位与D相等。所以，该电路的输出A成为VDD。由于A的电位为VDD，因而第一倒相器的输出B成为VSS。[0038]在VDD为2V以上时，第一 EPROM也能够接通。但是，如上所述，由于第一 EPROM的源极和漏极的电位相等而为VSS，因而即使第一 EPROM接通，与VDD = I?2V时也没有任何变化。
[0039]如以上总结的，在第一 EPROM为耗尽、第二 EPROM为增强时，晶体管5始终关断。
[0040]在第一 EPROM为增强、第二 EPROM为耗尽时，如果VDD的电压小于晶体管的VT，则晶体管5关断，如果VDD的电压为晶体管的VT以上，则晶体管5接通。
[0041]这样，通过在第一 EPR0M、第二 EPROM的某一个上进行写入，从而获得如果VDD的电压变为VT以上则自动地读出数据，晶体管5接通/关断的电路。
[0042]本发明的电路相当于一种锁存电路，但是由于与在某个瞬间读出保存于EPROM的数据而将该数据保存于锁存那样的专利文献I的方式完全不同，因而不产生在专利文献I中产生的问题。
[0043]另外，由于写入信息在任一情况下在全部EPROM的源极/漏极间均不产生大电位差，因而热载流子不产生。即，不发生写入。另外，由于流经两个EPROM的电流为仅对漏极所连接的倒相器的栅极电容或其它寄生电容充入电荷的电荷程度，因而不流过恒定的电流。即使在过渡状态中，由于仅仅流过对这些电容充入电荷程度的电流，因而电流值也非常小。这样，在EPROM的源极/漏极间没有电位差，流经的电流也非常小，因而不发生EPROM的数据错乱的情况。
[0044]在图1中，EPROM的P阱电位从VSS取得，但是由于这样加上背栅，因而有时候使EPROM的P阱电位与各个EPROM的源极为相等电位。即使在此情况下，也获得与本实施例中所述内容相同的效果。
[0045]在本实施例中，使晶体管的VT为IV、耗尽的EPROM的VT为-2V、增强的EPROM的VT为2V，但是该值没有意义，而是为了方便起见。
[0046]在本实施例中，说明了 EPROM为N沟道的情况，但是使EPROM为P沟道的情况也有可能。这能够容易地从本实施例中迄今叙述的内容想到，因而省略详细的说明。
[0047]在图4中，A直接连结至用于将电阻6短路的并联晶体管5的输入，但是即使中间经由倒相器等电路而变换信号或使并联晶体管5为P沟道，本专利的本质也不改变。
[0048]在本实施例中，为方便起见，说明了用于电阻分压电路的调整的情况，但是本发明并不限于该用途。在该例中，说明了使用EPROM作为存储器元件的情况，但是本发明为对于可电写入的存储器元件全体有效的电路。
[0049][实施例2]
根据图5进行说明。图5是将图1的EPROM的控制栅极的电位固定于VDD电平的图。以下，使用数字信号O、I说明。
[0050]VT为耗尽的N沟道EPROM的任务是在前级的输出为I时输出1、在前级的输出为O时输出O。在任务中没必要关断。如果将VT为耗尽的N沟道EPROM的控制栅极固定于VDD，则更成为接通的方向，因而实现了该任务。
[0051]实施例1中说明的VT为增强的N沟道EPROM的任务一直关断或者在VDD电平比晶体管的VT更低时关断，在VDD电平比晶体管的VT更高时接通。如果事先使增强的N沟道EPROM的VT比晶体管的VT更高，则即使使控制栅极的电位为VDD，也能够实现该任务。
[0052]以上说明了，即使将N沟道EPROM的控制栅极固定于VDD电平，也与实施例1中说明的电路动作相同。
[0053]在前级倒相器输出I时，在N沟道EPROM加上背栅。因此，来自VT为耗尽的N沟道EPROM的输出I稍慢，即，输出比VDD稍低的电压。如果该N沟道EPROM的控制栅极的电压高，则能够输出更接近I的、即接近VDD电位的电位。
[0054]在VDD电平变得比晶体管的VT更高而图1的电路的各布线的电位稳定之后，如果VT为增强的N沟道EPROM接通，则图1的电路输入输出变为一个圆，因而电路动作更加稳定。
[0055]在该实施例中叙述了 EPROM为N沟道的情况，但是在用P沟道构成两个EPROM的情况下，由于在N沟道和P沟道中动作相反，因而通过将控制栅极的电位固定于VSS，从而获得进行同样动作的电路。这能够从N沟道EPROM的情况容易想到，因而省略详细的说明。
[0056][实施例3]
根据图6进行说明。图6是将图1的EPROM的控制栅极连接至各个EPROM的源极的图。
[0057]VT为耗尽的N沟道EPROM的任务是在前级的输出为I时输出1、在前级的输出为O时输出O。
[0058]在前级倒相器输出I时，在N沟道EPROM加上背栅。因此，来自VT为耗尽的N沟道EPROM的输出I稍慢，即，输出比VDD稍低的电压。如果该N沟道EPROM的控制栅极的电压高，则能够输出更接近I的、即接近VDD电位的电位。
[0059]在前级倒相器输出O时，在N沟道EPROM不加上背栅，因而即使控制栅极的电位为VSS, VT为耗尽的N沟道EPROM也能够照样输出O。
[0060]这样，了解到VT为耗尽的N沟道EPROM的控制栅极与其前级倒相器的输出为相同电平即可。前级倒相器的输出连接至N沟道EPROM的源极。
[0061]实施例1中说明的VT为增强的N沟道EPROM的任务一直关断或者在VDD电平比晶体管的VT更低时关断，在VDD电平比晶体管的VT更高时接通。换言之，增强的N沟道EPROM至少在VDD电平比晶体管的VT低时关断。
[0062]在前级倒相器输出I时，如果事先使增强的N沟道EPROM的VT比晶体管的VT更高，若该EPROM的控制栅极与源极连接，则控制栅极的电位成为VDD。由于该EPROM的VT比晶体管的VT更大，因而在VDD电平比晶体管的VT更低时，该EPROM关断。
[0063]在前级倒相器输出O时，如果增强的N沟道EPROM的控制栅极与源极连接，则控制栅极的电位成为VSS电平。此时，该EPROM关断。
[0064]如上所述，了解到:即使在将EPROM的控制栅极连接至各个EPROM的源极的情况下，也进行与实施例1中所述相同的动作。
[0065]在该实施例中叙述了 EPROM为N沟道的情况，但是即使在用P沟道构成两个EPROM的情况下，也能够容易从上述N沟道EPROM的情况想到，因而省略详细的说明。
[0066]EPROM的控制栅极的最适当控制有时候根据适用的工艺或EPROM的特性而改变。通过实施例2的图5、实施例3的图6的说明，叙述了控制栅极的控制的具体示例，在这以外的情况下，例如，在未配置控制栅极的情况下、仅用寄生电容控制的情况下、将控制栅极连接至漏极的情况下、将控制栅极连接至VSS的情况下、在数据读出时和写入时改变控制栅极的电位的情况下、组合以上的情况下，这些均属于最适当的，本发明的新颖性并不丧失。
[0067][实施例4] 根据图7进行说明。图7将写入用电路装入图1的EPROM电路。说明根据信号T、U、W选择性地写入的情况。以下，使用数字信号O、I来说明。
[0068]T = O、U = 1、W = I 的情况
第一 N沟道晶体管9和第二 N沟道晶体管10接通。因此，A和C的电位成为VSS，即O。“或”是在两个输入两者均为O时输出0，在此外的输入时输出I。在此，由于Α = 0、Τ =0，因而第一“或”7的输出为O。构成第一倒相器的P沟道晶体管接通，构成第一倒相器的N沟道晶体管关断。所以，B成为VDD。由于C为VSS，因而在第一 EPROM 2的源极/漏极间施加大电压而进行写入。由于第二“或”8的输入为U = 1，因而第二“或”的输出为1，构成第二倒相器的P沟道晶体管关断。由于C为0，因而构成第二倒相器的N沟道晶体管关断。这样，构成第二倒相器的P沟道晶体管和N沟道晶体管两者关断。所以，在第二 EPROM 4的源极/漏极间不施加高电压，不进行向第二 EPROM的写入。
[0069]T = 1、U = O、W = I 的情况
第一 N沟道晶体管9与第二 N沟道晶体管10接通。因此，A和C的电位成为VSS，即O。由于第一“或”的输入为I和0，因而第一“或”的输出成为I。由于A为0，因而构成第一倒相器的P沟道晶体管、N沟道晶体管两者关断。因此，在第一 EPROM的源极/漏极间不施加高电压，不发生写入。由于第二“或”的输入为O和0，因而第二“或”的输出为O。由于构成第二倒相器的P沟道晶体管接通，N沟道晶体管关断，因而D的电位成为VDD。由于A为VSS,因而在第二 EPROM的源极/漏极间施加大电压而进行写入。
[0070]T = 0、U = 0、W = 0 的情况
第一 N沟道晶体管与第二 N沟道晶体管关断。由于作为第一“或”电路的一个输入的T为0，因而第一“或”输出另一个与输入A相同的电平。由于作为第二“或”电路的一个输入的U为0，因而第二 “或”输出另一个与输入C相同的电平。因此，在此情况下，图5的电路与实施例1中所述的图1的电路等价。在此情况下，为读出或保持的状态，如果事先经由电阻将T、U、W这三根布线连接至VSS侧，则只要不对T、U、W输入特别的信号便不发生写入，因而可靠性提高。
[0071]T = 0、U = 0、W = O 的情况
虽然动作机构与进行了图1的说明的实施例1相同，但是由于添加了在图1中没有的元件，因而在以下验证动作。
[0072]图8是为了容易理解而将图7的“或”分解为晶体管的详细图，电路的功能与图7完全等同。“或”是将两个N沟道晶体管在VSS侧并联、将两个P沟道晶体管在VDD侧串联地配置、使输出通过倒相器反转的器件。“或”的一个输入连接至N沟道晶体管、P沟道晶体管的各一个的栅极，“或”的另一个输入连接至剩余N沟道晶体管、P沟道晶体管的各一个栅极。该构造作为CMOS的“或”是极为一般的。
[0073]首先，说明第一 EPROM为耗尽、第二 EPROM为增强之时。
[0074]条件为T = U = W = O。由于第二 EPROM关断且第二 N沟道晶体管也关断，因而A在任何地方均不直接导通。在此情况下，由第二 EPROM和第二 N沟道晶体管的N型漏极/P阱结漏和寄生电容决定A的电位。由于存在漏极/P阱结的结漏，因而A长期而言稳定于VSS。所以，如果注意使寄生电容不在VDD侧，则A的电位瞬间变为VSS。S卩，A = O。由于A = 0，因而第一“或”电路的输入两个均为O。所以，第一“或”电路的输出为O。由于第一倒相器构成的N沟道晶体管关断、P沟道晶体管接通，因而B= I。由于第一 EPROM接通，因而C= I。由于第二 EPROM的两个输入为O和1，因而输出为I。由于构成第二倒相器的N沟道晶体管接通、P沟道晶体管关断，因而D = 0。由于D = 0、A = 0，因而在关断的第二EPROM的源极/漏极间不施加电压。所以，即使VDD进一步提高而第二 EPROM接通，状态也不改变。在第一 EPROM为增强、第二 EPROM为耗尽时，为同样的内容，因而省略。
[0075]在该例中，为简单起见，如果叙述第一 EPR0M，则在C与VSS间配置N沟道晶体管，通过另一输入T来控制构成第一倒相器的P沟道晶体管的接通/关断。由此，能够接通连接至EPROM的VDD侧的P沟道晶体管和连接至EPROM的VSS侧的N沟道晶体管两者，在EPROM的源极/漏极间赋予大电压而实现写入。
[0076]如果在C与VDD间配置晶体管，能够用另一输入控制构成第一倒相器的N沟道晶体管，则与上述相同，能够在EPROM的源极/漏极间赋予大电压而实现写入。这能够容易地从本实施例中所述的内容想到，因而省略详细的说明。
[0077]在本实施例中，叙述了 EPROM为N沟道的情况，但是在P沟道的情况下也相同。
[0078][实施例5]
根据图9进行说明。这是在图1的电路上在C与VSS之间、A与VSS之间添加了电容11的电路。
[0079]如在实施例1中说明的，例如在第一 EPROM的VT为增强而关断的情况下，第二倒相器的输入由二极管泄漏或寄生电容决定。通过在C与VSS之间设置电容，在第一 EPROM关断时，C的电平更可靠地成为VSS或接近VSS。由此，第二倒相器的输入更可靠地被视为O0
[0080]在第一 EPROM的VT为耗尽而接通的情况下，如果第一倒相器的输出为1，则C的电平变为I。即使在C与VSS间添加电容，这也不改变。A与VSS间的电容与上述相同。
[0081]上述内容说明了 EPROM关断的情况、以该EPROM的漏极成为O的方式组合电路的情况。在EPROM关断的情况下，在以该EPROM的漏极成为I的方式组合电路的情况下，在C与VDD间、A与VDD间添加电容。由于内容与上述相同，因而省略详细的说明。
[0082]图10是在作为写入用电路的图7中因为与上述相同的目的而添加了电容11的图。由于构成倒相器的N沟道和P沟道的输入被分别控制，因而在各自与VSS之间添加电容。由此，实现了与上述说明的内容相同的任务。
[0083][实施例6]
根据图11进行说明。这是在C与VSS间、A与VSS间将二极管反向放入。例如，在EPROM关断时，以该漏极为输入的倒相器的输入不直接连接至VSS或VDD。因此，难以取出滞留于输入布线的电容或栅极的电容的电荷。该电荷主要经由EPROM的N型漏极/P阱结向P阱然后向VSS取出。
[0084]实际上，在作为制品使用时，有时候VDD急剧下降，此后急剧上升。为了在这样的情况下也恰当地动作，有必要跟随该动作而取出滞留的电荷。通过在C与VSS间、A与VSS间设置二极管，获得取出该电荷的速度提高的效果。
[0085]由于二极管反向连接，因而与EPROM接通时的动作无关。
[0086]上述内容说明了 EPROM关断的情况、以该EPROM的漏极成为O的方式组合电路的情况。在EPROM关断的情况下，在以该EPROM的漏极成为I的方式组合电路的情况下，在C与VDD间、A与VDD间将二极管反向添加。由于内容与上述相同，因而省略详细的说明。
[0087][实施例7]
根据图12进行说明。这是在图1的电路中在VDD与半导体存储电路之间添加了 P沟道晶体管13。P沟道晶体管由X控制。在写入或读出时，X= 0，P沟道晶体管接通。在实际的制品中，噪声常进入电源。通过在VDD与半导体存储电路之间设置P沟道晶体管，从而能够提高抗噪声性。
[0088]进行写入而构成本发明的半导体存储电路的两个EPROM的单方为耗尽、另一方为增强时的动如在实施例1中叙述的。但是，在欲进行写入之前，常进行制品的测定。在这样的情况下，如果EPROM为N沟道，则N沟道的EPROM —般在写入前为耗尽，因而本发明的半导体存储电路的输出A变得不定。
[0089]于是，在写入前进行测定的情况下，使P沟道晶体管13关断。这样，A始终为0，因而能够测定。
[0090][实施例8]
EPROM—般在生产者侧进行写入、在流通至消费者以后不写入的情况较多。所以，如果设置写入禁止用的电路，通过来自该电路的输出进行控制，则可靠性进一步提高。
[0091]根据图13进行说明。图13在图7中添加了来自写入禁止用电路的输出Z。在进入写入禁止模式前，Z = 1，在写入禁止模式中，Z = O。
[0092]将图7的T、U、W和Z作为“与”14的输入，将来自“与”14的输出连接至图7中的T、U、W被连接的部位。设来自经由倒相器15使Z反转并将其和A作为输入的“与”的输出，为来自半导体存储电路的输出A’。“与”电路是仅在两个输入为I时输出1、在此外时候输出O的一般电路。
[0093]在Z = I时，来自带有T、U、W为输入的“与”的输出与T、U、W相同。所以，成为与先前实施例4中说明的写入相同的动作。即，在进入写入禁止模式之前能够写入。
[0094]在Z = O时，来自带有T、U、W为输入的“与”的输出与T、U、W的值无关而成为O。如先前实施例4中所述，这是读出状态，因而不能写入。
[0095]由于A’在“与”中输入Z的反转值，因而在Z = I时，A’与A无关而成为A’ = O。这意味着即使在写入之前来自半导体存储电路的输出也确定，因而具有在写入前能够进行制品测定的优点。
[0096]在Z = O时，A’与A相同。所以，如果进入写入禁止模式，则A’与向EPROM的写入相应地输出I或O。
[0097]在此，在进入写入禁止模式前Z = 1，在写入禁止模式中Z = 0，使用图13说明了利用方法，但这是为了方便起见。也可与此相反在进入写入禁止模式前Z = 0，在进入后Z=I。在此情况下，虽然电路的构成变化，但这仅仅是从图7到图13添加的“与”或倒相器变为其它逻辑。该变化没有新颖性，因而省略说明。
[0098][实施例9]
根据图14进行说明。这是在构成图1的倒相器1、3与VDD之间添加P沟道晶体管13，在倒相器1、3与VSS之间添加N沟道晶体管16，在EPROM的源极与VSS之间添加N沟道晶体管，在EPROM的漏极与VDD之间添加P沟道晶体管。在倒相器1、3与VDD之间的P沟道晶体管输入信号Q，在倒相器1、3与VSS之间的N沟道晶体管输入使信号Q通过倒相器15反转后的信号。
[0099]在第一 EPROM的源极与VSS之间的N沟道晶体管输入信号R，在第一 EPROM的漏极与VDD之间的P沟道晶体管输入使信号R通过倒相器15反转的信号。
[0100]在第二 EPROM的源极与VSS之间的N沟道晶体管输入信号S，在第二 EPROM的漏极与VDD之间的P沟道晶体管输入使信号S通过倒相器15反转的信号。
[0101]在Q = 1、R = 0、S = I时，关于倒相器1、3，该倒相器与VDD之间的P沟道晶体管关断，该倒相器与VSS之间的N沟道晶体管关断。第一 EPROM的源极与VSS之间的N沟道晶体管和漏极与VDD之间的P沟道晶体管两者关断。第二 EPROM的源极与VSS之间的N沟道晶体管和漏极与VDD之间的P沟道晶体管两者接通。在该状态下，如果增大VDD的电压，则仅在第二 EPROM上发生写入。
[0102]在Q = l、R = l、S = O时，关于倒相器1、3，该倒相器与VDD之间的P沟道晶体管关断，该倒相器与VSS之间的N沟道晶体管关断。第一 EPROM的源极与VSS之间的N沟道晶体管和漏极与VDD之间的P沟道晶体管两者接通。第二 EPROM的源极与VSS之间的N沟道晶体管和漏极与VDD之间的P沟道晶体管两者关断。在该状态下，如果增大VDD的电压，则仅在第一 EPROM上发生写入。
[0103]在Q = R = S = O时，连结两个EPROM的源极与VSS间的N沟道晶体管关断，连结EPROM的漏极和VDD的P沟道晶体管关断。连结倒相器1、3和VSS间的N沟道晶体管接通，连结倒相器1、3和VDD的P沟道晶体管接通。这与实施例1中所述的电路等价。即，在Q= R = S = O时,成为实施例1中所述的读出状态。
[0104]更换在前述的EPROM的源极与VSS间、漏极与VDD间配置的晶体管的配置，在EPROM的源极与VDD间配置P沟道晶体管、在漏极与VSS间配置N沟道晶体管也获得同样的效果，这能够容易地从前述内容推测出，因而省略详细的说明。一般而言，如果使赋予源极和漏极的电压的高低在写入和读出中相反，则可获得写入的VT偏移变大的效果。
[0105][实施例10]
根据图15进行说明。这是在图7中添加了电阻。在作为EPROM与其下级电路的输入之间的A和C配置该电阻。仅在电荷蓄积于下级栅极或其它寄生电容的瞬间或者在抽出所蓄积电荷的瞬间的所谓的过渡状态时，在EPROM的源极/漏极间施加相对较大的电压。特别是由于电容大是下级的栅极电容，因而通过在其前方配置电阻，从而抑制过渡状态中的电压的峰值。即，由于抑制了在EPROM的源极/漏极间瞬间施加的电压，因而针对误写入的可罪性提闻。
[0106]在配置了图15那样的写入用N沟道晶体管的情况下，在紧接漏极之后配置电阻的方案能够进一步抑制过渡状态中的电压的峰值。但是，如果在此配置电阻，则在写入时该电阻作为寄生电阻工作，因而写入电压相应地变高。或者写入时间变长。于是，在欲降低写入电压的情况下，以下方案较好:不在紧接EPROM的漏极之后，而是如图15所示在写入用晶体管之后配置电阻，使得在写入时不负载电阻。在比写入电压更重视读出时可靠性的情况下，配置在紧接EPROM的漏极之后。该选择依赖于存储电路的用途或工艺特性。
[0107]另外，如果在B和D上均配置电阻，则能够进一步抑制过渡状态中的电压的峰值。但是，在欲降低写入电压的情况下，仅仅A和C的方案较好。理由与前述相同。
[0108]在图14的情况下，由于不利用倒相器1、3而能够写入，因而即使在A、B、C、D全体上配置而抑制过渡状态中的电压的峰值，也能够降低写入电压。在此情况下，如果在EPROM与写入用晶体管之间配置电阻，也能够进一步抑制过渡状态中的电压的峰值。如果配置在写入用晶体管与倒相器1、3之间，则虽然过渡状态中的电压的峰值稍微上升，但是能够以更低电压写入。
[0109]在图1的情况下，通过仅在A和C上放入电阻而可靠性提高。再者，如果在A、B、C、D全体上配置电阻，则可靠性进一步提高。内容与前述相同，因而省略详细的说明。
[0110][实施例11]
根据图16进行说明。图16是使图1的EPROM为P沟道的情况下的图。虽然动作本身容易从实施例1类推，但是由于能够积极地利用实施例1中未叙述的现象，因而在以下叙述。
[0111]倒相器1、3的输入连接至前级P沟道EPROM的漏极，漏极形成于VDD电平的N阱。因此，在EPROM关断的情况下，能够使倒相器的输入电位为VDD电平。带有VDD电平为输入的倒相器的输出成为O。
[0112]在数据的写入后，S卩，以在构成图16的电路的两个P沟道的EPROM之中一方VT为耗尽、另一方VT为增强的方式进行写入之后，在源极带有倒相器的输出O的P沟道EPROM的VT为耗尽的情况下，该O成为下级倒相器的输入，该倒相器的输出成为I。在源极带有其的P沟道EPROM的VT为增强。
[0113]在耗尽的P沟道EPROM上施加的电位与上述相比，源极和漏极为0，N阱为VDD电平。此时，在P沟道EPROM中发生一般称为带间隧穿的现象，电子注入栅极。
[0114]在P沟道EPROM的情况下，一般而言写入前为增强，写入后为耗尽。所以，根据该现象，对写入后EPROM沿更深的方向进行写入。这是在实施例1中未叙述的、能够在使用P沟道EPROM的情况下利用的现象。由此，能够实现更具可靠性的EPROM电路。即使是N沟道，这个称为带间遂穿的现象也发生，但是一般而言，与P沟道相比非常小。
【权利要求】
1.一种半导体存储电路，将第一倒相器的输出连接至可电写入的第一非易失性存储器的源极，将所述第一非易失性存储器的漏极连接至第二倒相器的输入，将所述第二倒相器的输出连接至第二非易失性存储器的源极，将所述第二非易失性存储器的漏极连接至所述第一倒相器的输入，将所述第二非易失性存储器的所述漏极作为输出。
2.根据权利要求1所述的半导体存储电路，其特征在于，将所述第一和第二非易失性存储器的控制栅极的电位固定于VDD电平或VSS电平。
3.根据权利要求1所述的半导体存储电路，其特征在于，将所述第一和第二非易失性存储器的控制栅极连接至各个非易失性存储器的源极。
4.根据权利要求1至3中任一项所述的半导体存储电路，其特征在于，进一步具有: 控制构成所述第一和第二倒相器的各个晶体管的动作的电路；以及 晶体管，其配置在所述第一和第二非易失性存储器的输出、连接下级的所述倒相器的布线以及VSS或VDD之间； 能够将所述第一和第二非易失性存储器的漏极经由所述晶体管连接至VSS或VDD。
5.根据权利要求1至3中任一项所述的半导体存储电路，其特征在于，进一步在所述第一和第二倒相器的至少一方的输入与VSS或VDD之间添加电容。
6.根据权利要求1至3中任一项所述的半导体存储电路，其特征在于，进一步在所述第一和第二倒相器的至少一方的输入与VSS或VDD之间设置反向的PN结。
7.根据权利要求1至3中任一项所述的半导体存储电路，其特征在于，在所述第一和第二非易失性存储器的所述源极侧的布线与所述漏极侧的布线的至少一方串联地配置电阻。
【文档编号】G11C16/02GK103700402SQ201310447687
【公开日】2014年4月2日 申请日期:2013年9月27日 优先权日:2012年9月27日
【发明者】津村和宏 申请人:精工电子有限公司
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