存储电路的制作方法

存储电路的制作方法
【专利摘要】本发明涉及存储电路。根据实施例描述一种存储电路，其具有用于提供待存储的值的输入级、用于存储待存储的值的存储级、用于输出由存储电路存储的值的输出级以及控制电路，其中该控制电路被设立用于从该输出级接收表明该输出级的加载状态的信号，并且如果该输出级的加载状态与预先给定的预加载状态相同，则向该存储级输出激活信号，并且其中该存储级被设立用于响应于该激活信号而存储由该输入级提供的待存储的值。
【专利说明】存储电路
【技术领域】
[0001]实施例一般涉及一种存储器。
【背景技术】
[0002]为了保障安全相关电路以防止差分电磁分析(02嫩)，存在如下可能性，即构造以及控制此电路，使得使确定的线路节点定期地达到预加载状态(例如在每次加载之间达到新的值)。
[0003]有效地、例如仅以处理速度的小的提高支持这样的功能的电路是值得想望的。

【发明内容】

[0004]根据一种实施方式，描述一种存储电路，该存储电路具有用于提供待存储的值的输入级、用于存储待存储的值的存储级、用于输出由存储电路存储的值的输出级以及控制电路，其中该控制电路被设立用于接收输出级的信号，该信号表明输出级的加载状态，并且如果该输出级的加载状态与预先给定的预加载状态相同，向该存储级输出激活信号，并且其中该存储级被设立用于响应于该激活信号而存储由输入级提供的待存储的值。
【专利附图】

【附图说明】
[0005]图并不再现实际的尺寸关系，而是应用于说明不同实施例的原理。在下文中参考以下的图来描述不同实施例。
图1示出根据一个实施例的存储电路。
图2示出根据一个实施例的存储电路。
图3示出根据一个实施例的信号图。
图4示出根据一个实施例的存储电路。
图5示出根据一个实施例的存储电路。
图6示出根据一个实施例的信号图。
图7示出根据一个实施例的输入级和主触发器。
图8示出根据一个实施例的从触发器和输出级。
图9示出根据一个实施例的控制单元。
图10示出根据一个实施例的信号图。
图11示出根据一个实施例的对称或非门。
【具体实施方式】
[0006]以下的详细的描述涉及附图、细节和示出的实施例。这些实施例被详细地描述，使得本领域技术人员能够实施本发明。其他实施方式也是可能的，并且实施例可以在结构、逻辑和电气方面进行改变，而不偏离本发明的主题。不同实施例并不必然相互排斥，而是可以将不同的实施方式互相组合，从而形成新的实施方式。[0007]差分电磁分析(英语01打61~6111:131 216。廿0-1叫八的178丨8，02嫩，或者也可以是差分功率分析^0^61-^11817818) ,0^^)是用于攻击集成电路(1(?，英语111^681-^6(1 011X111匕)(以及用于集成电路的灵敏度的评价)的最重要的方法之一，其中所述集成电路用于相对于对“秘密”信息、如密码或密钥的有针对性的攻击的安全应用:对于给定的程序或者给定的算法，利用统计方法来分析所测量的冗的电磁场或者辐射分布，其中对于多个程序实施，要保护的信息可从系统数据变化的相关生以及各个辐射分布推断出。
[0008]使02嫩攻击至少显著地变得困难的可能性在于，在X的子系统之间尽可能仅加密地交换或者传输数据。为此因为可证明而最佳的安全的加密系统是所谓的一次性密码本掩蔽:作为位，编码明文(1 === (1?十由,…)利用由真实的随机序列 = 6((1, 111)的位4从掩码III和明文(1的对应的位的异或运算0^(1 丨得到。由于111 @111 = 0并且0 @111 = 111,珥适用，为了重建明文山0的解掩蔽根据相同的逐位的异或运算进行。[0009]对于一次性密码本密码系统重要的是，每个密钥序列仅各一次性地被用于掩蔽和解掩蔽，因为否则不能利用统计方法确定关于明文的信息。
[0010]通常，开关网络和线路以微电子方式来实施，使得例如由正好一个电气节点在寄存器输出端处物理地显示存储在寄存器内的状态的每一位。对于因此所谓的“单轨电路技术，同样的内容也适用于寄存器之间的组合开关网络之内的所有节点以及适用于其输入端:即正好一个电气节点对应于(中间)状态位的逻辑值或其补码。
[0011]不同于正好由开关网络或开关线路的正好一个电气节点物理地显示数据或者信号路径之内的每一位的常规的“单轨”逻辑相反，在利用双轨逻辑实现时，每一位通过两个节点V和4来显示，其中当V对应于该位的真正的逻辑值13并且4对应于取反值)311 =
时，该位具有有效的逻辑值。
[0012]双轨逻辑中的电路相对于02嫩的所期望的抵抗可通过以下方式来实现，即所谓的预加载状态(英语？被插入在有效逻辑值为03，“)= (1,0)或(0,1)的每两个状态之间，其中对于该预加载状态4以及4都被加载到相同的电位，也即采用逻辑上无效的值(1,1)或(0,0)。对于预加载状态(1,1),状态序列例如可以看起来如下(其中，
象征状态转换):
(1,1)-^ (0,1)-^ (1,1)-^ (1,0)-^ (1,1)-^ (1,0)-? (1,1) - ? (0,1)- ? …，对于每个任意的这样的状态序列适用，与考虑中的状态位的逻辑上有效的值6无关，在每次转换㈦“)时正好一个节点从1向0被重新加载，并且对于所有化，611)-? (1,1)正好一个节点从0向1被重新加载。类似的内容适用于预加载状态为(0,0)的状态序列。
[0013]但是由此得出，如果仅关心节点&和匕在其具有相同的驱动器和接收机电路以及相同的电容的意义上对称地实现，与这些状态序列相应的辐射分布与逻辑上有效的值的序列(比无关。因此，这样实现的数据路径的辐射分布不依赖于待处理的数据的时间变化:其是有02心\抵抗力的。
[0014]单轨电路技术中的“掩蔽计算”具有明显提高的电路花费并且因此更高的面积利5信号)105，并且如果输出级103的加载状输出激活信号106，其中该存储级102被设—提供的待存储的值。
者电路的输出级达到预加载状态，引起新的的至少一个输出信号被反馈用于控制存储
I计方法兼容，并且例如允许存储电路的输呈性的表征。
切如是存储电路的输出数据信号。
用于根据该信号来生成激活信号。
件被设立用于延迟向存储级输出该激活信预先给定的持续时间内采用预加载状态。
勺第一输出信号(例如输出数据信号)的第.输出信号反相的第二输出信号(例如输出
俞出端输出的信号与预先给定的值相同时，提供的待存储的值并进行存储。
[0035]在下文中更详细地描述存储电路(在下文中也称为寄存器电路)的实例。
[0036]图2示出根据一个实施例的存储电路200。
[0037]该存储电路例如是寄存器电路，例如具有自身(时间)调节的预加载的触发器。
[0038]该存储电路200具有数据输入端201，用于接收宽度为位的输入数据0。
[0039]该存储电路200此外还具有用于接收重设信号(复位信号丨陬的(异步)复位输入端202、用于接收时钟信号0(的时钟输入端203、用于输出输出信号0的第一输出端204、以及用于输出反相输出信号咖的第二(反相)输出端205。
[0040]I！个输入位例如由存储电路200的输入级组合成待存储的值，该值当其被存储电路200的存储级接纳(即，在存储级中被存储)时在第一输出端204处作为输出信号0被输出。
[0041]在图3中示出了信号变化曲线的实例。
[0042]图3示出信号图300。
[0043]信号图300不出时钟信号(^、数据信号0 ? I1: 1 ?、输出信号0和反相输出信号咖的变化曲线。
[0044]在下文中假设，逻辑值0对应于下面的供电电位并且逻辑值1对应于上面的供电电位％0。
`[0045]输入信号0相对于时钟信号(?的上升沿具有建立时间和保持时间4。
[0046]输出信号0和咖通过(?的上升沿触发地首先被置于预先给定的预加载状态中(通过箭头301^ 302 ^^^〉。在这个实例中，0和明都采用预加载状态0。
[0047]0和咖的该预加载状态触发新的、随着时钟信号(?的最后一个上升沿事先根据0? I1: 1 ?例如由输入级确定的互补值: 1 ? ) , = 1101:?]的异步释放，其中？(0 ? II: 1 ? )表示II个输入信号0 ? II: 1 ?的(布尔)运算，使得这些值被接纳到存储级中，并施加在输出端204，205上(通过箭头303，304来图示)。
[0048]在该实例中，输入数据依次是(1(0)(在0 ? II: 1 ?的信号变化曲线中未示出〉、(1(1)和(1(2)，其分别具有II位。由此相应地由输入级确定的值被称为册，(11和己2。
[0049]0 = ？(0 ? 11: 1 ? ) , = 1101:?]的异步释放例如借助于(0,咖)的单元内部的反馈根据同样单元内部的激活信号(或者释放信号)来实现。
[0050]在从输入数据(1(1)改变为输入数据(1(2)时的进一步的变化曲线类似地来实现。
[0051]在下文中描述根据一种实施方式的存储电路200的实现。
[0052]图4示出存储电路400。
[0053]与图2对应地，该存储电路400具有数据输入端401、(异步)复位输入端402、时钟输入端403、第一输出端404以及第二输出端405，该存储电路400如参考图2所述的那样通过这些输入端和输出端接收或输出信号。
[0054]该存储电路具有输入级406、主触发器(例如主锁存器)407、从触发器(例如从锁存器)408,^^^ 409和控制单元(即控制电路)410。
[0055]输入级接收输入数据0 ?: 1 ?，并将该输入数据转换成一个或多个用于主触发器407的输入信号121，该主触发器的数据输出端与从触发器408的数据输入端连接，并且通过这些数据输出端输出主触发器407的输出信号123。从触发器408又在输出侧与输出级409连接，并把输出信号S20输出给输出级409。输出级409输出存储电路400的输出信号Q和QN。输出信号Q和QN此外被反馈到控制电路410中，该控制电路此外接收重设信号RN和时钟信号CK，并向输入级406提供控制信号Ctrl 1、向主触发器407提供控制信号CtrlM,向从触发器408提供控制信号CtrlS以及向输出级409提供控制信号CtrlO。
[0056]在下文中描述存储电路400的具体的实现。
[0057]图5示出存储电路500。
[0058]该存储电路500与存储电路400对应，并且相应地具有与输入和输出端401至405类似的输入和输出端501至505，通过这些输入和输出端输入和输出信号D，RN, CK, Q，QN,其中在该实例中，输入数据信号D = D < I: I >仅是单个位。
[0059]与存储电路400类似地，该存储电路500此外具有输入级506、主触发器(例如主锁存器)507、从触发器(例如从锁存器)508、输出级509和控制单元510。
[0060]输入级506仅具有用于生成与D反相的信号DN的第一反相器511。主触发器507和从触发器508如在典型的CMOS寄存器电路中那样被实施为具有用于控制信号CN和CP的输入端(即互补时钟输入端)以及用于(低活性的)复位信号(重设信号)RN的输入端。
[0061]具体地，主触发器507在其数据输入端处具有第一传输门512，第一传输门的输出端与第二反相器513 I禹合,第二反相器的输出端构成主触发器507的输出端并输出主触发器的输出信号DM。第一传输门在其反相输入端(即，P沟道场效应晶体管的栅极)处收到CP，并且在非反相输入端(即，η沟道场效应晶体管的栅极)处收到CN。第一传输门512的输出端此外借助第二传输门514与第一与非(S卩，与非,英语NAND)门515的输出端I禹合，该与非门具有复位信号RN以及主触发器的输出信号DM作为输入信号。第二传输门514在其反相输入端处收到CN，并 且在非反相输入端处收到CP。
[0062]从触发器508在其输入端处具有第三传输门516。第三传输门516的输出端构成从触发器508的(非反相)输出端，通过该输出端输出从触发器的(非反相)输出信号(DS)。第三传输门516在其反相输入端处收到CN,并且在非反相输入端处收到CP。
[0063]第二与非门517接收输出信号DS和复位信号RN。第二与非门517的输出端构成从触发器508的反相输出端,通过该反相输出端输出从触发器的反相输出信号DSN。
[0064]从触发器的反相输出信号DSN被输送给第三反相器518，该第三反相器通过第四传输门519与第三传输门516的输出端耦合。第四传输门519在其反相输入端处收到CP，并且在非反相输入端处收到CN。
[0065]输出级509具有第三与非门520,该与非门的输出端与第四反相器521 I禹合,第四反相器的输出端构成存储电路500的第一(非反相)输出端。
[0066]输出级509具有第四与非门522,该与非门的输出端与第五反相器523 f禹合,第五反相器的输出端构成存储电路500的第二(反相)输出端。第三与非门520收到信号DSN和信号PQ作为输入。第四与非门522收到信号DS和信号PQ作为输入。控制信号PQ用于对两个数据输出端504，505进行预加载。[0067]两个输出信号Q，QN被输送给控制电路510的第一或非(即，或非，英语N0R)门524。第一或非门524的输出信号被输送给延迟元件525。用EN表不的延迟后的输出信号被输送给第二或非门526。
[0068]控制单元510此外具有与或非门527 (即，具有两个与运算输入端的门，这两个输入端的与组合和第三输入端进行或非组合)，该与或非门在其与运算输入端处接收信号CK和⑶，并且在其第三输入端处接收第二或非门526的输出信号。与或非门527的输出信号是信号？0，该信号也被输送给第二或非门526。信号？0此外和第五与非门528的输出信号一起被输送给第六与非门529。第六与非门529的输出信号和信号(?是第五与非门528的输入信号。第六与非门的输出信号是信号⑶，其被输送给第六反相器530，该第六反相器由此生成信号⑶。
[0069]在图6中示出了存储电路500的信号的变化曲线。
[0070]图6示出信号图600。
[0071]信号图600示出信号咖的变化曲线。
[0072]时钟输入(?的上升沿首先引起的下降沿(通过箭头601来图示)，以此数据输出0、咖被置于预加载状态⑷，咖)=(0,0)中(箭头602和603)。随着的该下降沿，内部的互补的时钟信号⑶和⑶才切换(箭头604，605)，由此，如对于时钟边沿控制的寄存器来说通常的那样，主触发器507从其数据输入端被分离，并且从触发器508的数据输入端与主触发器507的数据输出端连接，例如也即从锁存器接纳主锁存器的值。但是该新的值在数据输出端504，505的预加载状态⑷，咖)=(0,0)已通过内部反馈(通过第一或非门524和延迟元件525)将内部控制信号册置为1(箭头606)之后才出现在数据输出端504，505处，这再次触发的上升沿(箭头607)，因此关断预加载状态⑷，吸0 = (0,0)(箭头608,609)，并且因此也又关断册信号(箭头610)。
[0073]在下文中参考图7至9来描述输入级406、主触发器407、从触发器408、输出级409和控制单元(或控制电路)410的其它实例。在以下的实例中，(从输入级406的输出端直到数据输出端404，405的)寄存器的数据路径的每一级完全以具有预加载状态(英语
的电荷中性的双轨电路技术来实现。
[0074]图7示出输入级701和主`触发器702。
[0075]在该实例中，输入数据信号: 1?二0?2: 1 ?具有2位的宽度，这2位被表不为八和8。
[0076]输入级对这两个输入位八和8进行逻辑运算。在该实例中，该输入级具有具有预加载功能的异或电路以及单双轨转换装置。
[0077]具体地，该输入级701具有或非门703和与非门704。此外，该输入级701具有与-或-与非门705，其对两个输入进行与运算，将结果与第三个输入进行或运算，并且将该或运算的结果与第四个输入进行与非运算。与-或-与非门705的输出信号构成该输入级701的非反相输出信号。该输入级701此外具有或与非门706，其对两个输入进行或运算，并且将结果与两个另外的输入进行与非运算。或与非门706的输出信号构成该输入级701的反相输出信号。
[0078]输入数据信号4被输送给或非门703、与非门704、与-或-与非门705的与运算输入端之一以及或与非门706的或运算输入端之一。
[0079]输入数据信号8被输送给或非门703、与非门704、与-或-与非门705的与运算输入端之一以及或与非门706的或运算输入端之一。
[0080]或非门703的输出信号被输送给与-或-与非门705的或运算输入端。与非门704的输出信号被输送给或与非门706的与非运算输入端之一。
[0081]9X0信号被输送给与-或-与非门705的与非运算输入端以及或与非门706的与非运算输入端之一。
[0082]作为结果得出
X = NICHT (PXQ UND (XNODER (A，B)))，XQ = NICHT (PXQ UND (XODER (A，B)))，
即，对于 PXQ = O 适用(X，XQ) = (I，I)，并且对于 PXQ= I 适用(X，XQ) = (XOR (A，B)，XNOR(A,B))ο
[0083]主触发器702作为RS锁存器被实施为具有输入信号X和XQ、激活信号(使能信号)EM以及输出信号M和MQ。
[0084]主触发器702具有第一与或非门707和第二与或非门708。
[0085]第一与或非门707在其与运算输入端处收到信号X和信号EM，并且在其或非运算输入端处收到第二与或非门708的输出信号，并输出(反相)输出信号MQ。
[0086]第二与或非门708在其与运算输入端处收到信号XQ和信号EM，并且在其或非运算输入端处收到第一与或非门707的输出信号，并输出(非反相)输出信号M。
[0087]因此主触发器702具有下列特性:
?对于EM = 0，主触发器702在数据输出端M、MQ上保持最后所写的数据；.对于EM=I和(X, XQ) = (1，1)，适用(M, MQ) = (0，0)，即(M，MQ)采用其预加载状态，以及
?对于EM= I以及互补数据输入(X，XQ) = (XOR (A，B)，XNOR (A，B))，这些数据输入被接纳到主触发器702中:(M，MQ) = (X，XQ)。
[0088]图8示出从触发器801和输出级802。
[0089]该输出级802在该实例中是驱动级。
[0090]该从触发器801作为RS锁存器被实施为具有数据输入M和MQ、使能信号ES、预加载信号PS以及输出信号S和SQ。
[0091]从触发器801具有第一与或非门803，其对两个输入进行与运算，并且将结果和两个另外的输入进行或非运算，并且具有第二与或非门804，其对两个输入进行与运算，并且将结果和两个另外的输入进行或非运算。
[0092]信号MQ被输送给第一与或非门803的与运算输入端之一。信号M被输送给第二与或非门804的与运算输入端之一。
[0093]信号PS被输送给第一与或非门803的一个或非运算输入端以及第二与或非门804的一个或非运算输入端。
[0094]信号ES被输送给第一与或非门803的一个与运算输入端和第二与或非门804的一个与运算输入端。
[0095]第一与或非门803的输出信号是输出信号S，该信号此外被输送给第二与或非门804的一个或非运算输入端。
[0096]第二与或非门804的输出信号是输出信号SQ，该信号此外被输送给第一与或非门803的一个或非运算输入端。
[0097]因此从触发器801具有下列特性:
?对于PS = 1，适用(S，SQ) = (0，0)，即(S，SQ)采用其预加载状态；
?对于PS = O以及ES = 0，从触发器801在其数据输出端S和SQ处保持最后所写的数据，以及
?对于PS = O以及ES = 1，互补数据输入(M，MQ)被接纳到从触发器801中:(S，SQ)=(1,10) 0
[0098]输出级具有第一反相器805、第二反相器806、第三反相器807和第四反相器808。第一反相器805在输入侧收到信号30。第一反相器805的输出信号被输送给第三反相器807，该第三反相器由此生成(反相)输出信号咖。第二反相器806在输入侧收到信号3。第二反相器806的输出信号被输送给第四反相器808，该第四反相器由此生成输出信号0。
[0099]在该实例中，该输出级802仅用作存储电路的两个数据输出端404，405的驱动级。
[0100]图9示出根据一种实施方式的控制单元900。
[0101]该控制单元900用于为数据路径生成控制信号和23。
[0102]该控制单元900具有第一与非门901、第二与非门902、第一与或非门903以及第二与或非门904，第一与或非门903以及第二与或非门904分别对其两个输入进行与运算并将结果和第三输入进行或非运算，具有第三与或非门905，其将其两个输入进行与运算并将结果和两个另外的输入进行或非运算，具有第一或非门906和第二或非门907以及有三个输入端的第三或非门908、第一反相器909、第二反相器910、第三反相器911和延迟元件912。
[0103]第一与非门901收到信号⑶和第二与非门的输出信号作为输入信号，并输出信号？XI第二与非门902收到信号？和第一或非门的输出信号2%作为输入信号。
[0104]第一与或非门903在其与运算输入端处收到信号⑶和信号？乂0，并在其或非运算输入端处收到第三与或非门的输出信号210。
[0105]第二与或非门904收到信号？和第三与或非门的输出信号2圆作为其与运算输入端的输入信号，并且收到第三或非门的输出信号？3购作为其或非运算输入端的输入信`号。
[0106]第三与或非门905在其与运算输入端处收到信号？乂和信号并且在其或非运算输入端处收到第一反相器909的输出信号和信号21。
[0107]第一或非门906收到第一反相器909的输出信号和第二反相器的输出信号？3作为输入信号。
[0108]第二或非门907收到0和咖作为输入信号。第二或非门907的输出信号被输送给延迟元件912，该延迟元件输出信号册。
[0109]第三或非门908收到第一反相器的输出信号、信号册和第二与或非门的输出信号 作为输入信号。
[0110]第一反相器909收到信号陬作为输入信号。第二反相器910收到信号作为输入信号。第三反相器911收到信号作为输入信号，并由此生成信号23。
[0111]图10示出信号图1000。
[0112]该信号图…(^示出信号^^刚汴&四汴乂匕册^和咖的变化曲线。
[0113]在输出状态下(复位信号陬无效，即陬=1和时钟输入0( = 0),这些控制信号米用如下值:
= 1 (输入级701的预加载无效)，
￡1=1(主触发器702接纳输入级701的数据)，
= 0 (从触发器801的预加载无效)，
￡8 = 0(从触发器801保持最后从主触发器702接纳的数据)。[0114]对于以下内容首先假定，复位信号陬保持无效，即陬二 1。
[0115]随着信号(?到1的上升时钟边沿，首先生成￡1到0的下降沿(通过箭头1001来图示)，因此主触发器702从其数据输入端被分离，以此相对于(?到1的转换实现用于数据输入端八和8的最小保持时间。
[0116]由此得出到1的上升沿(箭头1002)，即从触发器801转换为其预加载状态，因此得出(1,)到(0,0)的转换(箭头1003,1004).,
[0117]由此一方面得出￡3到1的上升沿(箭头1005)，即从触发器801准备好(随着到0的下一个下降沿，见下文)接纳来自主触发器702的数据，并且另一方面得出9X0到0的下降沿(箭头1006)，以此输入级701被置于预加载状态〈X，父①=(1,1)中。
[0118]由此得出册到1的上升沿，作为⑷，咖)到(0,0)的转换的结果(箭头1007，1008)。
[0119]由此得出？3到0的下降沿(箭头1009),以此从触发器801由于￡3= 1而接纳来自主触发器702的数据(箭头1010，1011)。
[0120]由此得出￡3到0的下降沿(箭头1012)，即从触发器801与主触发器702分离。
[0121]此外得出￡1到1的上升沿(箭头1013)，即主触发器702准备好(随着9X0到1的下一个上升沿，见下文)接纳输入级的数据。
[0122]此外，数据的接纳导致册的下降沿(箭头1014,1015),
[0123]最后，随着(?到0的紧接着的下降沿，生成？到1的下一个上升沿(箭头1016),以此主触发器702接纳输入级701的数据。
[0124]由此，该寄存器就其控制信号方面来说再次处于上述的输出状态中。
[0125]异步复位信号陬的功能(在该实例中)在于，对于1^ = 0，透明地切换寄存器，即导致(0,,)=⑶陳8)，X腿(八，8))。换句话说，对于陬=0，电路的存储功能被关断，并且代替地引起组合运算(1,)=⑶陳8)3腿(八，8”。
[0126]对此的此处未明确示出的替代方案例如在于，对于陬=0，导致寄存器的数据输出端采用逻辑值0，也即(1(^) = (0,1),或者于是(1(^) = (0,0)适用，也即寄存器的数据输出端采用其预加载状态。
[0127]在图5和9中示出的数据输出端0和咖的用于生成内部控制信号册的反馈在上述实例中由或非门(图5中的第一或非门524或图9中的第二或非门907)以及延迟元件525，912、例如用于信号延迟的门组成。对于册的上升沿和下降沿的生成的时间对称，在此可以有利地使用对称地实现的或非门。在图11中给出了对此的一个实例。
[0128]图11示出对称或非门1100。
[0129]或非门1100具有第一]3沟道场效应晶体管1101、第二]3沟道场效应晶体管1102、第三？沟道场效应晶体管1103、第四？沟道场效应晶体管1104、第^沟道场效应晶体管1105和第二 II沟道场效应晶体管1106。
[0130]第一]3沟道场效应晶体管1101、第四]3沟道场效应晶体管1104和第二 II沟道场效应晶体管1106在其栅极端子处收到输入信号八。
[0131]第二 ？沟道场效应晶体管1102、第三？沟道场效应晶体管1103和第一!1沟道场效应晶体管1105在其栅极端子处收到输入信号8。 [0132]第二 ？沟道场效应晶体管1102的源极端子与高的供电电位700耦合。第二 ？沟道场效应晶体管1102的漏极端子与第一 ？沟道场效应晶体管1101的源极端子耦合。第一？沟道场效应晶体管1101的漏极端子与第一 II沟道场效应晶体管1105的漏极端子耦合，并且第一 II沟道场效应晶体管1105的源极端子与低的供电电位耦合。
[0133]第四？沟道场效应晶体管1104的源极端子与高的供电电位700耦合。第四？沟道场效应晶体管1104的漏极端子与第三？沟道场效应晶体管1103的源极端子耦合。第三？沟道场效应晶体管1103的漏极端子与第二 II沟道场效应晶体管1106的漏极端子耦合，并且第二 II沟道场效应晶体管1106的源极端子与低的供电电位耦合。
[0134]第一 ？沟道场效应晶体管1101和第三？沟道场效应晶体管1103的漏极端子互相耦合，并构成或非门1100的输出节点。
[0135]虽然本发明特别是参考确定的实施方式被示出和描述，熟悉【技术领域】的那些技术人员应能理解在构型和细节方面可以对此进行很多变化，而不偏离如通过随后的权利要求所限定的本发明的本质和范围。因此本发明的范围通过所附的权利要求来确定，并且意图包括落入权利要求的字面含义或等同范围的所有变化。
【权利要求】
1.一种存储电路，具有: 用于提供待存储的值的输入级； 用于存储待存储的值的存储级； 用于输出由存储电路存储的值的输出级； 控制电路，该控制电路被设立用于从输出级接收表明该输出级的加载状态的信号，并且如果该输出级的加载状态与预先给定的预加载状态相同，则向存储级输出激活信号，其中该存储级被设立用于响应于该激活信号而存储由输入级提供的待存储的值。
2.如权利要求1所述的存储电路，其中该信号是该存储电路的输出数据信号。
3.如权利要求1或2所述的存储电路，其中该控制电路具有被设立用于根据该信号生成该激活信号的生成电路。
4.如权利要求1至3之一所述的存储电路，其中该控制电路具有延迟元件，该延迟元件被设立用于延迟该激活信号向该存储级的输出。
5.如权利要求1至4之一所述的存储电路，其中该输出级具有用于输出该存储电路的第一输出信号的第一输出端以及用于输出该存储电路的相对于该第一输出信号反相的第二输出信号的第二输出端。
6.如权利要求5所述的存储电路，其中当由第一输出端输出的信号和由第二输出端输出的信号与预先给定的值相同时，该输出级的加载状态与预先给定的预加载状态相同。
7.如权利要求5或6所述的存储电路，其中该控制电路被设立用于当由第一输出端输出的信号和由第二输出端输出的信号相同时向该存储电路输出该激活信号。
8.如权利要求1至7之一所述的存储电路，其中该输出级的加载状态是该输出级的至少一个节点的加载状态。
9.如权利要求8所述的存储电路，其中该输出级被设立用于接收预加载信号，并响应于该预加载信号的接收而对至少一个节点进行预加载。
10.如权利要求9所述的存储电路，其中该控制电路被设立用于生成该预加载信号。
11.如权利要求10所述的存储电路，其中该控制电路被设立用于响应于时钟信号而生成该预加载信号。
12.如权利要求1至11之一所述的存储电路，其中该存储级是从触发器。
13.如权利要求12所述的存储电路，此外具有主触发器，该主触发器被设立用于存储由输入级提供的待存储的值，其中该从触发器被设立用于响应于该激活信号而从主触发器接收由输入级提供的值并进行存储。
【文档编号】G11C11/40GK103839577SQ201310757164
【公开日】2014年6月4日 申请日期:2013年11月26日 优先权日:2012年11月26日
【发明者】T·屈内蒙德 申请人:英飞凌科技股份有限公司