数据处理方法、加扰器和存储控制器的制造方法
【专利摘要】本发明实施例提供了一种数据处理方法、加扰器和存储控制器，该方法包括：获取第一数据，其中，该第一数据长度L等于一个时钟周期内输入数据比特长度，其存储地址中的块内地址为块内第P页的第（W-1）*L到W*L-1个比特；根据块内地址和第一数据长度确定第一数据的随机扰码，并对第一数据及其随机扰码进行异或操作输出第二数据，其中，该随机扰码为该块内地址对应的扰码序列中预定的L比特数据，该块内地址对应的扰码序列等于该第P页对应的页初始扰码种子在LFSR中经过W*L次移位后的扰码序列，该LFSR的算法多项式的最大随机度不小于一个块的最大容量的字节数，同一块内不同的页对应的页初始扰码种子互不相同。
【专利说明】数据处理方法、加扰器和存储控制器
【技术领域】
[0001]本发明实施例涉及数据存储领域，并且更具体地，涉及一种数据处理方法、加扰器和存储控制器。
【背景技术】
[0002]现在的存储方案中，经常使用与非闪存(Nand Flash)作为存储器件。多比特存储单元(Mult1-Level CelI,MLC)中一个单元(Cell)中存放2比特(bit),相比于单比特存储单元(Single Level, SLC)中一个Cell中只存I比特(bit),增多了电平阈值,增大了出现比特(bit)翻转的几率。由于Nand Flash可靠性较低，所以在使用时需要保证其可靠性，保证不会写入全零或全一的数据，保证相邻数据尽量不相同。同时通过加扰随机，保证存储单元间的数据不同，减少数据翻转的概率。
[0003]现有加扰方式中，器件厂家提供的算法最大精度只针对一个页(Page)的大小，而MLC 一个Cell的两个比特(bit)可能分布在不同的Page中，没有达到最大的随机化，同时对于加扰器(Randomzier),往往不是每个Page不同种子,可靠性较低。
【发明内容】
[0004]本发明实施例提供一种数据处理方法、加扰器和存储控制器，能够一定程度上增加写入的数据的随机程度，一定程度上提高了 MLC器件的可靠性。
[0005]第一方面，提供了一种数据处理方法，该方法包括:获取第一数据，其中，该第一数据为准备存储到与非NAND存储装置的数据或准备从该NAND存储装置中读取的数据，该第一数据的长度L等于一个时钟周期内输入数据的比特长度，该第一数据的存储地址中的块内地址为块内第P页的第(W-1) *L到W*L-1个比特；根据该块内地址和该第一数据的长度确定该第一数据的随机扰码，并对该第一数据和该第一数据的随机扰码进行异或操作输出第二数据，其中，该随机扰码为该块内地址对应的扰码序列中预定的L比特数据，该块内地址对应的扰码序列等于该第P页对应的页初始扰码种子在线性反馈移位寄存器LFSR中经过W*L次移位后得到的扰码序列，该LFSR的算法多项式的最大随机度不小于一个块的最大容量的字节数，同一块内不同的页对应的页初始扰码种子互不相同。
[0006]结合第一方面，在第一种可能的实现方式中，具体实现为:当一个块包含512页，且每页的容量为32768B时，该LFSR的阶数N取值为24、25或26。
[0007]结合第一方面的第一种可能的实现方式，在第二种可能的实现方式中，具体实现为:该LFSR的算法多项式为x~25+x~22+l。
[0008]结合第一方面或第一方面的第一种可能的实现方式或第一方面的第二种可能的实现方式，在第三种可能的实现方式中，根据该第一数据的块内地址和该第一数据的长度确定该第一数据的随机扰码，并对该第一数据和该第一数据的随机扰码进行异或操作输出第二数据具体实现为:如果该第一数据为非标识信息，则根据该第一数据的块内地址和该第一数据的长度确定该第一数据的随机扰码，并对该第一数据和该第一数据的随机扰码进行异或操作输出第二数据。
[0009]第二方面,提供了一种加扰器,该加扰器包括:输入输出单兀，用于输出第一数据，其中，该第一数据为准备存储到与非NAND存储装置的数据或准备从该NAND存储装置中读取的数据，该第一数据的长度L等于一个时钟周期内输入数据的比特长度，该第一数据的存储地址中的块内地址为块内第P页的第(W-1)*L到W*L-1个比特；加扰单元，用于根据该块内地址和该第一数据的长度确定该第一数据的随机扰码，并对该第一数据和该第一数据的随机扰码进行异或操作生成第二数据，其中，该随机扰码为该块内地址对应的扰码序列中预定的L比特数据，该块内地址对应的扰码序列等于该第P页对应的页初始扰码种子在线性反馈移位寄存器LFSR中经过W*L次移位后得到的扰码序列，该LFSR的算法多项式的最大随机度不小于一个块的最大容量的字节数，同一块内不同的页对应的页初始扰码种子互不相同；该输入输出单元还用于输出该第二数据。
[0010]结合第二方面，在第一种可能的实现方式中，具体实现为:该加扰器还包括该LFSR，用于生成该第一数据的块内地址对应的扰码序列。
[0011]结合第二方面或第二方面的第一种可能的实现方式，在第二种可能的实现方式中，具体实现为:当一个块包含512页，且每页的容量为32768B时，该LFSR的阶数N取值为24,25 或 26。
[0012]结合第二方面的第二种可能的实现方式，在第三种可能的实现方式中，具体实现为:该LFSR的算法多项式为x~25+x~22+l。
[0013]结合第二方面或第二方面的第一种可能的实现方式至第二方面的第三种可能的实现方式中任一种可能的实现方式，在第四种可能的实现方式中，具体实现为:该加扰单元具体用于当该第一数据为非标识信息时，根据该第一数据的块内地址和该第一数据的长度确定该第一数据的随机扰码，并对该第一数据和该第一数据的随机扰码进行异或操作生成
第二数据。
[0014]第三方面，提供了一种存储控制器，该装置包括第二方面或第二方面的第一种可能的实现方式至第二方面的第四种可能的实现方式中任一种可能的实现方式中的加扰器，该加扰器用于对该存储控制器所在的存储装置中待存储的数据进行加扰，或者用于对该存储装置中待读取的数据进行解扰，该存储装置为与非存储装置。
[0015]基于以上技术方案，本发明实施例的数据处理方法、加扰器和存储控制器，通过在数据处理时，基于数据的存储位置在块中的页顺序及页内地址确定数据对应的随机扰码，并根据该随机扰码对数据进行加扰，从而能够一定程度上增加写入的数据的随机程度，在一定程度上提高了 MLC器件的可靠性。
【专利附图】
【附图说明】
[0016]为了更清楚地说明本发明实施例的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0017]图1是本发明实施例数据处理方法流程图。
[0018]图2是本发明实施例LFSR的多项式算法实现示意图。[0019]图3是本发明实施例加扰器加扰的流程示意图。
[0020]图4是本发明实施例加扰器的结构示意图。
[0021]图5是本发明实施例与非闪存控制器的结构示意图。
【具体实施方式】
[0022]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0023]为了方便理解本发明实施例，首先在此介绍本发明实施例描述中会引入的几个要素。
[0024]比特(bit)，也叫位，是计算机中存储数据的最小单位，指二进制数中的一个位数，其值为“O”或“I”。
[0025]字节(Byte, B),计算机存储容量的基本单位,一个字节由8比特二进制数组成。在计算机内部，一个字节可以表示一个数据，也可以表示一个英文字母，两个字节可以表示一个汉字。1024个字节称为IK字节(1KB)，1024K个字节称为I兆字节(1MB)，1024M个字节称为I吉字节(IGB)。
[0026]图1是本发明实施例数据处理方法流程图。图1的方法应用于NAND存储介质，由加扰器执行。
[0027]101，获取第一数据。
[0028]其中，该第一数据为准备存储到与非NAND存储装置的数据或准备从该NAND存储装置中读取的数据，该第一数据的长度L等于一个时钟周期内输入数据的比特长度，该第一数据的存储地址中的块内地址为块内第P页的第(W-1) *L到W*L-1个比特。
[0029]实际应用中，第一数据的存储地址一般用一个二进制字符串表示。根据第一数据的存储地址，确定该第一数据属于某个块(Block)内某一页下的L个比特，不妨假设为某个块下第P页的第(W-1) *L到W*L-1个比特。
[0030]102，根据该块内地址和该第一数据的长度确定该第一数据的随机扰码，并对该第一数据和该第一数据的随机扰码进行异或操作输出第二数据。
[0031]其中，该随机扰码为该块内地址对应的扰码序列中预定的L比特数据，该块内地址对应的扰码序列等于该第P页对应的页初始扰码种子在线性反馈移位寄存器(LinearFeedback Shift-Registers, LFSR)中经过W*L次移位后得到的扰码序列，该LFSR的算法多项式的最大随机度不小于一个块的最大容量的字节数，同一块内不同的页对应的页初始扰码种子互不相同。
[0032]本发明实施例中，在数据处理时，基于数据的存储位置在块内的地址确定数据对应的随机扰码，并根据该随机扰码对数据进行加扰，一定程度上增加写入的数据的随机程度，在一定程度上提高了 MLC器件的可靠性。
[0033]可选地，当IBlock 中包含 512 (2~9)Page，且 IPage 的容量为 32768 (2~15)B 时，该LFSR的阶数N可取值为24、25或26。优选地，该LFSR的算法多项式为x~25+x~22+l，该算法多项式同于生成随机序列。[0034]可选地，作为一个实施例，步骤102具体可实现为:如果该第一数据为非标识信息，则根据该第一数据的块内地址和该第一数据的长度确定该第一数据的随机扰码，并对该第一数据和该第一数据的随机扰码进行异或操作输出第二数据。
[0035]下面，将结合具体的实施例，对本发明实施例的方法作进一步的描述。
[0036]本发明的一个实施例，在Nand Flash中，IBlock包含512Page, IPage容量为2~15B，也就是说，IBlock 的容量大小(Blocksize)=512Page* (2~ 15B)/Page=2~24B。为了保证一个Block内数据的最大随机度，生成随机序列的多项式的最大随机度应不小于2~24。此时，可通过N阶LFSR生成Block的随机序列，N的取值应不小于24，例如，N可以是24，25,26等，当然还可以是更大的数值。当然，Block内Page的个数及Page的容量也可能是其它的数值。例如，本发明的另一个实施例，IBlock包含128Page，IPage容量为8KB，则此时 IBlock 的容量大小(Blocksize) =128Page* (8KB)/Page=1024KB=2~20B，为了保证一个Block内数据的最大随机度，生成随机序列的多项式的最大随机度应不小于2~20。此时，可通过N阶LFSR生成Block的随机序列，N的取值应不小于20，例如，N可以是20，21，22等。当然，也可通过其它元器件来为Block内的数据生成随机序列，本发明实施例在此不再赘述。
[0037]图2是本发明实施例LFSR的多项式算法实现示意图。此时，N阶LFSR的一种优选的算法如图2所示，其对应的多项式为x~25+x~22+l，其物理含义表示将N阶LFSR的第21位(图中的编号21)和第24位(图中的编号24)进行异或操作后作为第I位的输入。使用此多项式，最大的随机度为2~25-1的随机度。当然，N阶LFSR也可采用其它的多项式，只需要保证多项式的最大随机度不小于2~24。
[0038]NAND FLASH控制器内的加扰器在对数据进行加扰时，以一个时钟周期内的数据为单位对输入数据进行加扰。NAND FLASH在一个时钟周期内的输入数据长度为8比特，其对应的扰码长度也为8比特。
[0039]另外，对于每个Block内的每一个Page，都存在一个对应的页初始扰码种子，Block内每个Page对应的页初始扰码种子各不相同。
[0040]图3是本发明实施例对8比特输入数据进行加扰器加扰的流程示意图。如图3所示，假设当前的扰码序列为随机序列1，则当8比特输入数据输入时，LFSR经过8次循环位移操作后得到随机序列2，其中，随机序列2的第8比特到第24比特的值(对应于图3的随机序列2的序号8至24)等于随机序列I的第O比特到第16比特的值(对应于图3的随机序列I的序号O至16)，并且
[0041]随机序列2的第O比特=随机序列I的第17比特随机序列I的第14比特；
[0042]随机序列2的第I比特=随机序列I的第18比特随机序列I的第15比特；
[0043]随机序列2的第2比特=随机序列I的第19比特随机序列I的第16比特；
[0044]随机序列2的第3比特=随机序列I的第20比特随机序列I的第17比特；
[0045]随机序列2的第4比特=随机序列I的第21比特随机序列I的第18比特；
[0046]随机序列2的第5比特=随机序列I的第22比特随机序列I的第19比特；
[0047]随机序列2的第6比特=随机序列I的第23比特随机序列I的第20比特；
[0048]随机序列2的第7比特=随机序列I的第24比特随机序列I的第21比特；
[0049]另外，如果8比特的输入数据的存储位置为NAND FLASH的某个Block的第P个Page中的前8比特(即第P个Page内第0B)，则此时，随机序列I为第P个Page对应的页初始扰码种子。
[0050]不妨假设8比特的输入数据的存储位置为NAND FLASH的某个Block中第P个Page内第(W-1) *L到W*L-1个比特的存储空间，则此时该8比特的输入数据的扰码序列等于该第P页对应的页初始扰码种子在N阶线性反馈移位寄存器LFSR中经过W*L次移位后得到的扰码序列。
[0051]在得到该8比特的输入数据对应的扰码序列后，可按照一定的规则从扰码序列中选择8比特，作为该输入数据的扰码。例如，在图3中，可选择随机序列2的前8比特数据(图中灰色背景的格子)作为扰码。当然，还可以有其它的选择方式，例如，选择扰码序列的后8比特(第17-第24比特)，第9-第16比特，或者第1、3、5、7、9、11、13、15比特，等等，本发明实施例在此不再赘述。
[0052]得到8比特扰码后，将该8比特扰码与该8比特的输入数据(图3的8比特Din)进行异或操作，得到8比特输出数据(图3的8比特Dout)。
[0053]此时，NAND FLASH控制器可将该8输出数据存储到NAND FLASH对应的位置中。
[0054]本发明的另一个实施例，在NAND FLASH控制器从NAND FLASH读取数据时，通过加扰器将NAND FLASH中对应的位置读出。此时，该位置对应的扰码序列的与加扰时的扰码序列相同，进而得到与加扰时相同的8比特扰码。加扰器将读出的数据作为输入数据，与该8比特扰码进行异或操作，得到8比特的输出数据。此时的8比特输出数据即为解扰后的数据。加扰器进行解扰操作时生成扰码序列及扰码的算法与加扰器进行解扰操作时的算法相同，本发明实施例在此不再赘述。
[0055]另外，在上述实施例中，加扰器对于坏块标志位置或者其他标志信息，可以跳过不进行加解扰，当移相到标志位时，直接输出数据，不使用经过加扰算法处理的数据。换句话说，加扰器只对非标志信息进行加扰处理。在解扰阶段，加扰器也只对非标志信息进行解扰处理。
[0056]图4是本发明实施例加扰器400的结构示意图。如图4所示，加扰器400可包括输入输出单元401和加扰单元402。
[0057]输入输出单元401，用于输出第一数据。
[0058]其中，该第一数据为准备存储到与非NAND存储装置的数据或准备从该NAND存储装置中读取的数据，该第一数据的长度L等于一个时钟周期内输入数据的比特长度，该第一数据的存储地址中的块内地址为块内第P页的第(W-1) *L到W*L-1个比特。
[0059]本发明实施例中，该存储装置为NAND存储介质，例如，NAND Flash等。
[0060]加扰单元402，用于根据该块内地址和该第一数据的长度确定该第一数据的随机扰码，并对该第一数据和该第一数据的随机扰码进行异或操作生成第二数据。
[0061]其中，该随机扰码为该块内地址对应的扰码序列中预定的L比特数据，该块内地址对应的扰码序列等于该第P页对应的页初始扰码种子在线性反馈移位寄存器LFSR中经过W*L次移位后得到的扰码序列，该LFSR的算法多项式的最大随机度不小于一个块的最大容量的字节数，同一块内不同的页对应的页初始扰码种子互不相同。
[0062]输入输出单元401还用于输出该第二数据。
[0063]本发明实施例中，加扰器400通过基于数据的存储位置在块内的地址确定数据对应的随机扰码，并根据该随机扰码对数据进行加扰，一定程度上增加写入的数据的随机程度，在一定程度上提高了 MLC器件的可靠性。
[0064]可选地，加扰器400还可包括该N阶LFSR，用于生成该第一数据的块内地址对应的扰码序列。
[0065]可选地，当IBlock 中包含 512 (2~9)Page，且 IPage 的容量为 32768 (2~15)B 时，该LFSR的阶数N可取值为24、25或26。优选地，该LFSR的算法多项式为x~25+x~22+l，该算法多项式同于生成随机序列。
[0066]可选地，加扰单元402具体用于当该第一数据为非标识信息时，根据该第一数据的块内地址和该第一数据的长度确定该第一数据的随机扰码，并对该第一数据和该第一数据的随机扰码进行异或操作生成第二数据。
[0067]加扰器400还可执行图1的方法，实现图2、图3的算法，并具备加扰器在图1所示的实施例中的功能，本发明实施例在此不再赘述。
[0068]图5是本发明实施例与非闪存控制器500的结构示意图。如图5所示，与非闪存(NAND FLASH)控制器500可包括加扰器400，加扰器400可以是图4的加扰器400。与非闪存控制器500可通过加扰器400对与非闪存(NAND FLASH)存储器进行读写操作。
[0069]本发明实施例中，非闪存控制器500通过加扰器400对与非闪存存储器进行读写操作，能够一定程度上增加写入的数据的随机程度，在一定程度上提高了 MLC器件的可靠性。
[0070]本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
[0071]所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
[0072]在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
[0073]所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
[0074]另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
[0075]所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括:U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM, Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
[0076]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本【技术领域】的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
【权利要求】
1.一种数据处理方法，其特征在于，包括: 获取第一数据，其中，所述第一数据为准备存储到与非NAND存储装置的数据或准备从所述NAND存储装置中读取的数据，所述第一数据的长度L等于一个时钟周期内输入数据的比特长度，所述第一数据的存储地址中的块内地址为块内第P页的第(W-1) *L到W*L-1个比特； 根据所述块内地址和所述第一数据的长度确定所述第一数据的随机扰码，并对所述第一数据和所述第一数据的随机扰码进行异或操作输出第二数据，其中，所述随机扰码为所述块内地址对应的扰码序列中预定的L比特数据，所述块内地址对应的扰码序列等于所述第P页对应的页初始扰码种子在线性反馈移位寄存器LFSR中经过W*L次移位后得到的扰码序列，所述LFSR的算法多项式的最大随机度不小于一个块的最大容量的字节数，同一块内不同的页对应的页初始扰码种子互不相同。
2.如权利要求1所述的方法，其特征在于，当一个块包含512页，且每页的容量为32768B时，所述LFSR的阶数N取值为24、25或26。
3.如权利要求2所述的方法，其特征在于，所述LFSR的算法多项式为x~25+x~22+l。
4.如权利要求1至3任一项所述的方法，其特征在于，所述根据所述第一数据的块内地址和所述第一数据的长度确定所述第一数据的随机扰码，并对所述第一数据和所述第一数据的随机扰码进行异或操作输出第二数据包括: 如果所述第一数据为非标识信息，则根据所述第一数据的块内地址和所述第一数据的长度确定所述第一数据的随机扰码，并对所述第一数据和所述第一数据的随机扰码进行异或操作输出第二数据。
5.一种加扰器，其特征在于，包括: 输入输出单元，用于输出第一数据，其中，所述第一数据为准备存储到与非NAND存储装置的数据或准备从所述NAND存储装置中读取的数据，所述第一数据的长度L等于一个时钟周期内输入数据的比特长度，所述第一数据的存储地址中的块内地址为块内第P页的第(W-1) *L 到 W*L-1 个比特； 加扰单元，用于根据所述块内地址和所述第一数据的长度确定所述第一数据的随机扰码，并对所述第一数据和所述第一数据的随机扰码进行异或操作生成第二数据，其中，所述随机扰码为所述块内地址对应的扰码序列中预定的L比特数据，所述块内地址对应的扰码序列等于所述第P页对应的页初始扰码种子在线性反馈移位寄存器LFSR中经过W*L次移位后得到的扰码序列，所述LFSR的算法多项式的最大随机度不小于一个块的最大容量的字节数，同一块内不同的页对应的页初始扰码种子互不相同； 所述输入输出单元还用于输出所述第二数据。
6.如权利要求5所述的加扰器，其特征在于，所述加扰器还包括所述LFSR，用于生成所述第一数据的块内地址对应的扰码序列。
7.如权利要求5或6所述的加扰器，其特征在于，当一个块包含512页，且每页的容量为32768B时，所述LFSR的阶数N取值为24、25或26。
8.如权利要求7所述的加扰器，其特征在于，所述LFSR的算法多项式为x~25+x~22+l。
9.如权利要求5至8任一项所述的加扰器，其特征在于，所述加扰单元具体用于当所述第一数据为非标识信息时，根据所述第一数据的块内地址和所述第一数据的长度确定所述第一数据的随机扰码，并对所述第一数据和所述第一数据的随机扰码进行异或操作生成第二数据。
10.一种存储控制器，其特征在于，包括如权利要求5至9任一项所述的加扰器，所述加扰器用于对所述存储控制器所在的存储装置中待存储的数据进行加扰，或者用于对所述存储装置中待读取的数据进行解扰，所述存储装置为与非NAND存储装置。
【文档编号】G11C11/56GK103745746SQ201310750819
【公开日】2014年4月23日 申请日期:2013年12月31日 优先权日:2013年12月31日
【发明者】喻丙旭 申请人:华为技术有限公司