快闪存储器控制器、快闪存储器侦错方法
【专利摘要】一种快闪存储器控制器，包括：一读写单元，连接一快闪存储器，并用以执行一写入指令或一读取指令；一状态单元，用以判断快闪存储器控制器的状态；一处理单元，连接读写单元与状态单元，用以控制读写单元；以及一辅助单元，连接一第一数据线、一第二数据线与处理单元，用以接收并储存来自处理单元的一字串，其中当快闪存储器控制器完成写入数据传输后，辅助单元通过第一数据线与第二数据线输出字串。
【专利说明】快闪存储器控制器、快闪存储器侦错方法
【【技术领域】】
[0001]本发明有关于快闪存储器装置， 特别是有关于一种嵌入式快闪存储器装置。
【【背景技术】】
[0002]非挥发快闪存储器(non-volatile memory)被广泛使用在很多应用中，例如固态硬盘(solid-state disk, SSD)、存储卡、数字相机、数字摄影机、多媒体播放器、移动电话、电脑和许多其他电子装置。
[0003]然而，当储存在快闪存储器中的处理数据(例如韧体firmware)遗失或受损时(亦或者设计错误)，会导致快闪存储器控制器的处理单元无法正常操作，使得使用者无法读取快闪存储器中的内容。因此，亟需要一种快闪存储器控制器，使得当储存在快闪存储器中的处理数据有错误(bug)时，可分析快闪存储器的数据并确认错误所在。
【
【发明内容】
】
[0004]有鉴于此，本申请一种快闪存储器控制器，包括:一读写单元，连接一快闪存储器，并用以执行一写入指令或一读取指令；一状态单元，用以判断快闪存储器控制器的状态；一处理单元，连接读写单元与状态单元，用以控制读写单元；以及一辅助单元，连接一第一数据线、一第二数据线与处理单元，用以接收并储存来自处理单元的一字串，其中当快闪存储器控制器完成写入数据传输后，辅助单元通过第一数据线与第二数据线输出字串。
[0005]本申请亦提供一种快闪存储器侦错方法，适用于具有一读写单元、一状态单元和一处理单元的一快闪存储器控制器与一快闪存储器，包括:通过快闪存储器控制器的一辅助单元接收并储存来自处理单元的一字串；通过状态单元判断快闪存储器控制器的状态；以及当快闪存储器控制器完成写入数据传输后，通过辅助单元通过一第一数据线与一第二数据线输出字串。
[0006]本申请亦提供一种快闪存储器控制器，包括:一读写单元，连接一快闪存储器，并用以执行一写入指令或一读取指令；一状态单元，系用以判断快闪存储器控制器的状态；一处理单元，连接读写单元与状态单元，并且用以控制读写单元；以及一辅助单元，连接一第一数据线、一第二数据线、与处理单元，辅助单元系用以接收并储存来自处理单元的一字串，其中当快闪存储器控制器启动读取数据传输前，辅助单元通过第一数据线与第二数据线输出字串 。
[0007]本申请亦提供一种快闪存储器侦错方法，适用于具有一读写单元、一状态单元和一处理单元的一快闪存储器控制器与一快闪存储器，包括:通过快闪存储器控制器的一辅助单元接收并储存来自处理单元的一字串；通过状态单元判断快闪存储器控制器的状态；以及当快闪存储器控制器启动读取数据传输前，通过辅助单元通过一第一数据线与一第二数据线输出字串。
[0008]为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下:【【专利附图】
【附图说明】】
[0009]图1是本申请的快闪存储器控制器190的一示意图；
[0010]图2是本申请的快闪存储器系统200的一示意图；
[0011]图3是本申请的嵌入式快闪存储器状态机的一读取时序图；
[0012]图4是本申请的嵌入式快闪存储器状态机的一写入时序图；
[0013]图5是本申请的安全数字存储卡状态机的一写入时序图；
[0014]图6是本申请的快闪存储器侦错方法的一流程图；以及
[0015]图7是本申请的快闪存储器侦错方法的另一流程图。
[0016]【主要元件符号说明】
[0017]190、290:快闪存储器控制器；
[0018]110、210:读写单元；
[0019]120、220:状态单元；
[0020]130>230:处理单元；
[0021]140、240:辅助单元；
[0022]150、250:快闪存储器；
[0023]160,260:传输通道；
[0024]270:主控装置；
[0025]280:侦错装置；
[0026]281:侦测单元；
[0027]282:接收单元；
[0028]190、290:快闪存储器控制器；
[0029]111、211:快闪存储器存取状态机；
[0030]112、212:静态随机存取存储器；
[0031]CLK:时钟信号线；
[0032]CMD:命令信号线；
[0033]DM1、DM2:侦错消息；
[0034]ES:致能信号；
[0035]PD:处理数据；
[0036]DATO ~DAT3:数据线；
[0037]200:快闪存储器系统；
[0038]Pl ~P3:周期。
【【具体实施方式】】
[0039]前文已对本发明做各特征的摘要，请参考本文及附图，于此将做更详细的描述。本发明配合附图做详细的描述，然而非用以限制本发明。相反的，在不脱离后附的申请专利范围中所界定的范围及精神，本发明当可做所有型式的更动及润饰。
[0040]图1是本申请的快闪存储器控制器190的一示意图。如图1所示，快闪存储器控制器 190 包括一读写单兀(read/write unit) 110、一状态单兀(state machine) 120、一处理单元130和一辅助单元(auxiliary unit) 140。读写单元110连接一,决闪存储器150,并用以执行一写入指令或一读取指令。处理单元130控制读写单元110的操作包含处理单元130指示读写单元110执行写入指令和读取指令。
[0041]详细而言，读写单元110包括一,决闪存储器存取状态机(flash access statemachine) 111 和一静态随机存取存储器(static random access memory, SRAM) 112。快闪存储器存取状态机111耦接于处理单元130和快闪存储器150之间，用以执行一写入指令或一读取指令。快闪存储器150可以是反及栅型(NAND)快闪存储器(flash memory)或反或栅型(NOR)快闪存储器。
[0042]另外，快闪存储器存取状态机111输出存取信号至快闪存储器150，存取信号可包括晶片致能信号(CE#)、命令锁存(latch)致能信号(CLE)、位址锁存致能信号(ALE)、写入致能信号(WE#)、读取致能信号(RE#)及待命/忙碌信号(R/B#)。静态随机存取存储器112耦接至快闪存储器存取状态机111、状态单元120和处理单元130，用以储存任何来自于状态单元120或处理单元130的数据。
[0043]状态单元120耦接于处理单元130与主控装置(host)(如图2的主控装置270)之间，并且状态单元120通过符合嵌入式快闪存储器规范的一传输通道160与主控装置170进行通信。换言之，主控装置170为嵌入式快闪存储器主控装置。状态单元120为一嵌入式快闪存储器状态机(embeded multi media card state machine, EMMC state machine)及/或一安全数字存储卡状态机(secure digital memory card state machine, SD statemachine)
[0044]状态单元120用以判断快闪存储器控制器190的状态。处理单元130连接读写单元Iio与状态单元120，用以控制读写单元110。辅助单元140连接数据线DAT1、DAT2与处理单元130，用以接收并储存来自处理单元130的侦错消息DM1，其中侦错消息DMl包含字串(string) ST。当辅助单元140收到一休眠信号时,辅助单元140暂停运作。需说明的是，当状态单元120为安全数字存储卡状态机时，传输通道160包括一时钟信号线CLK、一命令信号线CMD和多个数据线DATO?DAT3。当状态单元120为嵌入式快闪存储器状态机时，传输通道160包括时钟信号线CLK、命令信号线CMD和多个数据线DATO?DAT7。
[0045]当快闪存储器控制器190完成写入数据传输后(例如忙碌状态(busy status)周期或循环冗余核对状态(Cyclical Redundancy Check status, CRC status)),状态单兀120输出一启动信号ES给辅助单元140，辅助单元140通过数据线DATl与DAT2输出侦错消息DM2 (含有字串ST)至一侦错装置(如图2的侦错装置280)。更进一步来说，完成写入数据传输系指完成在数据线DATl与DAT2的写入数据传输。在某些实施例中，辅助单元140亦可连接数据线DAT0，并且根据数据线DATO的信号来判断在数据线DATl与DAT2的写入数据传输是否完成。
[0046]在某些实施例中，在快闪存储器控制器190启动读取数据传输前(例如在存取延迟时间(access time delay)),状态单元120输出启动信号ES给辅助单元140,辅助单元140通过数据线DATl与DAT2输出字串ST。进一步来说，启动读取数据传输系指启动在数据线DATl与DAT2的读取数据传输。在某些实施例中，辅助单元140亦可连接数据线DAT0，并且根据数据线DATO的信号来判断在数据线DATl与DAT2的读取数据传输是否被启动。
[0047]图2是本申请的快闪存储器系统200的一示意图。如图2所示，快闪存储器系统200包括快闪存储器250、快闪存储器控制器290和侦错装置280。快闪存储器250与快闪存储器150相同，快闪存储器控制器290 (即读写单元210、状态单元220、处理单元230和辅助单元240)与快闪存储器控制器190 (即读写单元110、状态单元120、处理单元130和辅助单元140)相同，因此就不再赘述。快闪存储器250和快闪存储器控制器290的组合为嵌入式快闪存储器装置(embedded multi media card, EMMC), f禹接至主控装置270,换言之，快闪存储器250、快闪存储器控制器290与主控装置270皆设置在同一电路板上。
[0048]需说明的是，侦错装置280包括侦测单元281和接收单元282。详细而言，侦测单元281以反相信号核对方法(differential signal check method)、同位核对方法(paritycheck method)和波特速率核对方法(baud rate check method)来判断数据线DATl和DAT2所输出的信号是否为侦错消息DM2，以避免将主控装置270与状态单元220之间的写入信号(write signal)或读取信号(real signal)误认为侦错消息DM2。
[0049]详细而言，在反相信号核对方法中，当数据线DATl和DAT2所输出的信号分别为信号TX+和信号TX-(或信号TX-和信号TX+)时，侦测单元281才会认为数据线DATl和DAT2所输出的信号为侦错消息DM2，并且侦测单元281将侦错信号DM2输出至接收单元282。另夕卜，侦测单元281可同时使用同位核对方法判断数据线DATl和DAT2所输出的信号是否为侦错消息DM2。当数据线DATl和DAT2所输出的信号符合同位核对时，则侦测单元281判定反相信号为侦错信号DM2，并且将侦错信号DM2输出至接收单元282。
[0050]在波特速率核对方法中，侦错装置280和辅助单元240会设定一预设波特速率，并且辅助单兀240以相异于嵌入式快闪存储器传输速度(例如9600bps)的一预设波特速率(例如19200bps或38400bps)输出侦错消息DM2至侦错装置280。换言之，侦测单元281仅会将在预设波特速率范围内所接收的消息传递给接收单元282，以避免接收单元282误动作。侦错装置280和辅助单元240同时使用反相信号核对方法、同位核对方法和波特速率核对方法可以避免将主控装置270与状态单元220之间的写入信号(write signal)或读取信号(real signal)误认为侦错消息DM2，增加侦错装置280的正确率。
[0051]由此可知，当处理数据H)为函数f(g(h(x))))时，处理单元230可将字串ST(例如字串ST1、ST2和ST3)写入每个函数(例如f(x)、g(x)和h(x))中，使得当处理单元230执行函数f (X)时，处理单元230将字串STl (例如侦错消息DMl)传送至辅助单元240，并且辅助单元240在适当的时机(例如在快闪存储器控制器为读取数据传输前，或在快闪存储器控制器为完成写入数据传输后)传送包含字串STl的侦错消息DM2至侦错装置280。当函数h(x)有误时，侦错装置280只会接收到字串STl和ST2，而不会接收到字串ST3的侦错消息DM2，因此侦错装置280可根据侦错消息DM2确认函数h (x)有错误。在某些实施例中，侦错装置280可通过某些装置(例如屏幕)显示对应于侦错消息DM2的符号，使得程式设计者可根据符号修改函数h(x)，因此让快闪存储器控制器290得以正常工作。
[0052]图3是本申请的嵌入式快闪存储器状态机的一读取时序图。如图3所示，当状态单元120为嵌入式快闪存储器状态机时，在快闪存储器控制器190启动读取数据传输前(例如存取延迟时间(access time delay)或周期PI),辅助单元140可通过数据线DATl与DAT2输出字串ST至侦错装置280。此外，当状态单元120为安全数字存储卡状态机时，辅助单元140可在快闪存储器控制器190启动读取数据传输前(类似周期Pl)，通过数据线DATl与DAT2将字串ST输出至侦错装置280。[0053]图4是本申请的嵌入式快闪存储器状态机的一写入时序图。如图4所示，当状态单元220为嵌入式快闪存储器状态机时，辅助单元240可在快闪存储器控制器290完成写入数据传输后(例如周期P2)，通过数据线DATl与DAT2输出字串ST。其中周期P2由忙碌状态(busy status)周期和循环冗余核对状态(Cyclical Redundancy Check status,CRCstatus)周期所构成。
[0054]图5是本申请的安全数字存储卡状态机的一写入时序图。如图5所示，当状态单元220为安全数字存储卡状态机时，辅助单元240可在快闪存储器控制器290完成写入数据传输后(例如周期P3)，通过数据线DATl与DAT2输出字串ST。其中周期P3由忙碌状态(busystatus)周期和循环冗余核对状态(Cyclical Redundancy Check status,CRC status)周期所构成。
[0055]图6是本申请的快闪存储器侦错方法的一流程图，如图6所示，快闪存储器侦错方法包括下列步骤。
[0056]于步骤S61，通过快闪存储器控制器290的辅助单元240接收并储存来自处理单元230的一字串ST。于步骤S62，通过状态单元220判断快闪存储器控制器290的状态。于步骤S63，当快闪存储器控制器290完成写入数据传输后，通过辅助单元240通过数据线DATl与DAT2输出字串ST。
[0057]图7是本申请的快闪存储器侦错方法的另一流程图，步骤S71与S72与步骤S61与S62相同，差别在于步骤S73，当快闪存储器控制器290启动读取数据传输前，通过辅助单元240通过数据线DATl与DAT2输出字串ST。
[0058]综上所述，由于本申请的快闪存储器系统200可将处理数据ro中的侦错字串(debug string)输出至至侦错装置280,因此侦错装置280可确认处理单元230已执行处理数据ro的哪些部分，使得处理数据ro的错误内容可以迅速地被找出。再加上本申请的快闪存储器侦错方法使用反相信号核对方法、同位核对方法和波特速率核对方法，因此侦错装置280更能够精确地接收到侦错消息DM2，而不会将状态单元220与主控装置270之间的信号误判断为第二侦错消息DM2。
[0059]以上叙述许多实施例的特征，使所属【技术领域】中具有通常知识者能够清楚理解本说明书的形态。所属【技术领域】中具有通常知识者能够理解其可利用本发明揭示内容为基础以设计或更动其他制程及结构而完成相同于上述实施例的目的及/或达到相同于上述实施例的优点。所属【技术领域】中具有通常知识者亦能够理解不脱离本发明的精神和范围的等效构造可在不脱离本发明的精神和范围内作任意的更动、替代与润饰。
【权利要求】
1.一种快闪存储器控制器，包括: 一读写单元，连接一快闪存储器，并用以执行一写入指令或一读取指令； 一状态单元，用以判断该快闪存储器控制器的状态； 一处理单元，连接该读写单元与该状态单元，用以控制该读写单元；以及 一辅助单元，连接一第一数据线、一第二数据线与该处理单元，用以接收并储存来自该处理单元的一字串，其中当该快闪存储器控制器完成写入数据传输后，该辅助单元通过该第一数据线与该第二数据线输出该字串。
2.根据权利要求1所述的快闪存储器控制器，其特征在于，当该快闪存储器控制器处于忙碌状态时，该状态单元输出一启动信号给该辅助单元。
3.根据权利要求1所述的快闪存储器控制器，其特征在于，当该辅助单元收到一休眠信号时，该辅助单元暂停运作。
4.根据权利要求1所述的快闪存储器控制器，其特征在于，该处理单元控制该读写单元的操作包含该处理单元指示该读写单元执行该写入指令。
5.根据权利要求1所述的快闪存储器控制器，其特征在于，该处理单元控制该读写单元的操作包含该处理单元指示该读写单元执行该读取指令。
6.根据权利要求1所述的快闪存储器控制器，其特征在于，一侦错单元接收器连接至该第一数据线与该第二数据线。
7.根据权利要求6所述的快闪存储器控制器，其特征在于，该侦错单元接收器系用以接收该字串。
8.根据权利要求1所述的快闪存储器控制器，其特征在于，该辅助单元通过该第一数据线与该第二数据线以符合通用非同步接收发送器规范的方式输出该字串。
9.根据权利要求1所述的快闪存储器控制器，其特征在于，该辅助单元系以反相信号通过该第一数据线与该第二数据线输出该字串。
10.根据权利要求1所述的快闪存储器控制器，其特征在于，该辅助单元在该字串中加入同位核对码。
11.根据权利要求1所述的快闪存储器控制器，其特征在于，该辅助单元以一预设波特速率输出该字串至一侦错装置，并且该预设波特速率相异于该状态单元与一主控装置之间的传输速度。
12.根据权利要求1所述的快闪存储器控制器，其特征在于，该读写单元包括: 一快闪存储器存取状态机，用以从该快闪存储器读取一处理数据；以及 一静态随机存取存储器，用以储存该处理数据。
13.根据权利要求1所述的快闪存储器控制器，其特征在于，该完成写入数据传输系指完成在该第一数据线与该第二数据线的写入数据传输。
14.根据权利要求1所述的快闪存储器控制器，其特征在于，该第一数据线为DAT1，且该第二数据线为DAT2。
15.根据权利要求1所述的快闪存储器控制器，其特征在于，该辅助单元更连接一第三数据线，且该辅助单元根据该第三数据线判断在该第一数据线与该第二数据线的写入数据传输是否完成。
16.根据权利要求15所述的快闪存储器控制器，其特征在于，该第三数据线为DAT0。
17.一种快闪存储器侦错方法，适用于具有一读写单元、一状态单元和一处理单元的一快闪存储器控制器与一快闪存储器，包括: 通过该快闪存储器控制器的一辅助单元接收并储存来自该处理单元的一字串； 通过该状态单元判断该快闪存储器控制器的状态；以及 当该快闪存储器控制器完成写入数据传输后，通过该辅助单元通过一第一数据线与一第二数据线输出该字串。
18.根据权利要求17所述的快闪存储器侦错方法，其特征在于，更包括: 当该快闪存储器控制器处于忙碌状态时，从该状态单元输出一启动信号给该辅助单J Li ο
19.根据权利要求17所述的快闪存储器侦错方法，其特征在于，更包括: 当该辅助单元收到一休眠信号时，暂停该辅助单元的运作。
20.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该处理单元指示该读写单元执行该写入指令。
21.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该处理单元指示该读写单元执行该读取指令。
22.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该字串由该处理单元输出至该辅助单元。
23.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该辅助单元通过该第一数据线与该第二数据线以符合通用非同步接收发送器规范的方式输出该字串。
24.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该辅助单元系以反相信号通过该第一数据线与该第二数据线输出该字串。
25.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该辅助单元在该字串中加入同位核对码。
26.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该辅助单元以一预设波特速率输出该字串至一侦错装置，并且该预设波特速率相异于该状态单元与一主控装置之间的传输速度。
27.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该完成写入数据传输系指完成在该第一数据线与该第二数据线的写入数据传输。
28.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该第一数据线为DAT1，且该第二数据线为DAT2。
29.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该辅助单元更连接一第三数据线，且该辅助单元根据该第三数据线判断在该第一数据线与该第二数据线的写入数据传输是否完成。
30.根据权利要求29所述的快闪存储器侦错方法，其特征在于，该第三数据线为DAT0。
31.一种快闪存储器控制器，包括: 一读写单元，连接一快闪存储器，并用以执行一写入指令或一读取指令； 一状态单元，系用以判断该快闪存储器控制器的状态； 一处理单元，连接该读写单元与该状态单元，并且用以控制该读写单元；以及 一辅助单元，连接一第一数据线、一第二数据线、与该处理单元，该辅助单元系用以接收并储存来自该处理单元的一字串，其中当该快闪存储器控制器启动读取数据传输前，该辅助单元通过该第一数据线与该第二数据线输出该字串。
32.根据权利要求31所述的快闪存储器控制器，其特征在于，当该快闪存储器控制器处于存取延迟时间时，该状态单元输出一启动信号给该辅助单元。
33.根据权利要求31所述的快闪存储器控制器，其特征在于，当该辅助单元收到一休眠信号时，该辅助单元暂停运作。
34.根据权利要求31所述的快闪存储器控制器，其特征在于，该处理单元控制该读写单元的操作包含该处理单元指示该读写单元执行该写入指令。
35.根据权利要求31所述的快闪存储器控制器，其特征在于，该处理单元控制该读写单元的操作包含该处理单元指示该读写单元执行该读取指令。
36.根据权利要求31所述的快闪存储器控制器，其特征在于，一侦错单元接收器系连接该第一数据线与该第二数据线。
37.根据权利要求36所述的快闪存储器控制器，其特征在于，该侦错单元接收器系用以接收该字串。
38.根据权利要求31所述的快闪存储器控制器，其特征在于，该辅助单元通过该第一数据线与该第二数据线以符合通用非同步接收发送器规范的方式输出该字串。
39.根据权利要求31所述的快闪存储器控制器，其特征在于，该辅助单元系以反相信号通过该第一数据线与该第二数据线输出该字串。
40.根据权利要求31所述的快闪存储器控制器，其特征在于，该辅助单元在该字串中加入同位核对码。
41.根据权利要求31所述的快闪存储器控制器，其特征在于，该辅助单元以一预设波特速率输出该字串至一侦错装置，并且该预设波特速率相异于该状态单元与一主控装置之间的传输速度。
42.根据权利要求31所述的快闪存储器控制器，其特征在于，该读写单元包括: 一快闪存储器存取状态机，用以从该快闪存储器读取该处理数据；以及 一静态随机存取存储器，用以储存该处理数据。
43.根据权利要求31所述的快闪存储器控制器，其特征在于，该启动读取数据传输系指启动在该第一数据线与该第二数据线的读取数据传输。
44.根据权利要求31所述的快闪存储器控制器，其特征在于，该第一数据线为DAT1，且该第二数据线为DAT2。
45.根据权利要求31所述的快闪存储器控制器，其特征在于，该辅助单元更连接一第三数据线，且该辅助单元根据该第三数据线判断在该第一数据线与该第二数据线的读取数据传输是否被启动。
46.根据权利要求45所述的快闪存储器控制器，其特征在于，该第三数据线为DAT0。
47.一种快闪存储器侦错方法，适用于具有一读写单元、一状态单元和一处理单元的一快闪存储器控制器与一快闪存储器，包括: 通过该快闪存储器控制器的一辅助单元接收并储存来自该处理单元的一字串； 通过该状态单元判断该快闪存储器控制器的状态；以及 当该快闪存储器控制器启动读取数据传输前，通过该辅助单元通过一第一数据线与一第二数据线输出该字串。
48.根据权利要求47所述的快闪存储器侦错方法，其特征在于，更包括: 当该快闪存储器控制器处于存取延迟时间时，从该状态单元输出一启动信号给该辅助单元。
49.根据权利要求47所述的快闪存储器侦错方法，其特征在于，更包括: 当该辅助单元收到一休眠信号时，暂停该辅助单元的运作。
50.根据权利要求47所述的快闪存储器侦错方法，其特征在于，该处理单元指示该读写单元执行该写入指令。
51.根据权利要求47所述的快闪存储器侦错方法，其特征在于，该处理单元指示该读写单元执行该读取指令。
52.根据权利要求47所述的快闪存储器侦错方法，其特征在于，该字串由该处理单元输出至该辅助单元。
53.根据权利要求47所述的快闪存储器侦错方法，其特征在于，该辅助单元通过该第一数据线与该第二数据线以符合通用非同步接收发送器规范的方式输出该字串。
54.根据权利要求47所述的快闪存储器侦错方法，其特征在于，该辅助单元系以反相信号通过该第一数据线与该第二数据线输出该字串。
55.根据权利要求47所述的快闪存储器侦错方法，其特征在于，该辅助单元在该字串中加入同位核对码。
56.根据权利要求47所述的快闪存储器侦错方法，其特征在于，该辅助单元以一预设波特速率输出该字串至一侦错装置，并且该预设波特速率相异于该状态单元与一主控装置之间的传输速度。
57.根据权利要求47所述的快闪存储器侦错方法，其特征在于，该启动读取数据传输系指启动在该第一数据线与该第二数据线的读取数据传输。
58.根据权利要求47所述的快闪存储器侦错方法，其特征在于，该第一数据线为DAT1，且该第二数据线为DAT2。
59.根据权利要求47所述的快闪存储器侦错方法，其特征在于，该辅助单元更连接一第三数据线，且该辅助单元根据该第三数据线判断在该第一数据线与该第二数据线的读取数据传输是否被启动。
60.根据权利要求59所述的快闪存储器侦错方法，其特征在于，该第三数据线为DAT0。
【文档编号】G11C29/38GK103544994SQ201210308712
【公开日】2014年1月29日 申请日期:2012年8月27日 优先权日:2012年7月10日
【发明者】欧旭斌 申请人:慧荣科技股份有限公司