用于自旋扭矩mram的自参考感测放大器的制造方法

用于自旋扭矩mram的自参考感测放大器的制造方法
【专利摘要】为了改善电源噪声抑制、提高具有抗存储体到存储体噪声耦合能力的感测速度以及减小从激活列中的关断字线选择器件的泄露，电路和方法为自旋扭矩磁电阻随机存取存储器阵列提供多个定时控制和偏置电压。
【专利说明】用于自旋扭矩MRAM的自参考感测放大器
[0001]相关申请的交叉引用
[0002]本申请要求2012年4月11日提交的美国临时申请N0.61/622，953的权益。

【技术领域】
[0003]此处描述的示例性实施例通常涉及集成磁器件，并且更具体地涉及用于读取磁电阻存储器的方法。

【背景技术】
[0004]磁电子器件、自旋电子器件以及自旋电子学器件是利用主要由电子自旋引起的效应的器件的同义术语。磁电子技术用在许多信息装置中来提供非易失性的、稳定的、抗辐射的及高密度的数据存储和取回。许多磁电子信息器件包括，但不限于，磁电阻随机存取存储器(MRAM)、磁传感器和磁盘驱动器的读/写头。
[0005]通常，MRAM包括磁电阻存储器元件的阵列。每个磁电阻存储器元件通常具有包括由各种非磁层分隔的多个磁性层的结构，例如磁隧道结(MTJ)，并呈现随器件的磁性状态而定的电阻。信息被存储为磁性层中磁化矢量的方向。一个磁性层中的磁化矢量是磁固定的或钉扎的，而另一个磁性层中的磁化方向可以在相同方向与相反方向(分别称为“平行”与“反平行”状态)之间自由转换。与平行磁状态和反平行磁状态相对应，磁存储器元件分别地具有低(逻辑“O”状态)和高(逻辑“I”状态)电阻状态。因此，对电阻的检测允许磁电阻存储器元件(例如MTJ器件)提供存储在磁存储器元件中的信息。
[0006]存在两种完全不同的方法用于对自由层编程:场切换和自旋扭矩切换。在场切换MRAM中，与MTJ比特邻近的载流线用于产生作用于自由层的磁场。在自旋扭矩MRAM中，用通过MTJ本身的电流脉冲实现切换。由自旋极化的隧穿电流承载的角动量引起自由层的反转，最终的状态(平行或反平行)由电流脉冲的极性确定。复位电流脉冲将使得最终状态为平行或者逻辑“O”。置位电流脉冲(在复位电流脉冲的相反极性上)将使得最终状态为反平行或者逻辑“I”。已知在被构图或以其它方式布置为使得电流基本上与界面垂直地流动的巨磁电阻器件和MTJ器件中出现自旋扭矩转移(spin-torque transfer),以及在当电流基本上垂直于畴壁流动时，在简单的线状结构中出现自旋扭矩转移。呈现磁电阻的任何这样的结构具有成为自旋扭矩磁电阻存储元件的可能。
[0007]自旋扭矩MRAM (ST-MRAM)(也称为自旋扭矩转移RAM (STT-RAM))由于具有无限持久性的非易失性和在比场切换MRAM高得多的密度下的快的写入速度而成为具有潜力的新兴存储技术。由于对ST-MRAM切换电流的要求随着MTJ尺度的降低而降低，因此ST-MRAM具有甚至在最先进的技术节点也可以良好地缩放的潜力。然而，MTJ电阻的增加的变化性以及维持在两个电流方向上的相对高的通过比特单元选择器件的切换电流，会限制ST-MRAM的缩放性。
[0008]参照图1，高的ST-MRAM MTJ电阻变化和低磁电阻(MR)导致高状态比特102和低状态比特104的电阻的重叠分布。已知的使用参考比特的参考的读取/感测方案不能对100%的比特成功地区分高状态和低状态。由于高状态比特和低状态比特的低MR和高电阻变化，即使重叠区101中比特的数量很低(或者甚至为零)，中点参考分布也可能与低状态分布或者高状态分布重叠导致读取失败。在现有技术中，已知自参考读取(将要读取/感测的比特相对于其自身进行参考)来解决前述感测问题。例如，参见美国专利6，744，663，其描述了破坏性自参考读取，其需要在读取操作期间将要读取的100%的比特切换或者设置为高状态或者低状态。切换或者设置为高状态或者复位至低状态操作增加了读取功率消耗。以及美国专利公开2009/0323403描述了非破坏性自参考读取，其没有用于感测信号展开的全MR，导致非常低的感测信号。
[0009]存储在存储器中的数据被限定在存储体中。组(rank)是第一方向(列)中的多个存储体以及信道(channel)是第二方向(行)中的多个存储体。用于访问存储器的过程包括行识别和列识别以及读取操作或者写入操作需要的若干时钟周期。用于数据转移的带宽可以包括一行成千上万的比特。
[0010]图2是示例性存储器系统200的框图，其包括在处理器204与存储器206之间执行数据转移的存储控制器202。存储控制器202和处理器204可以存在于相同芯片208上，或者它们可以存在于分开的芯片(未示出)上。存储器206包括使用磁隧道结的非易失性存储器218 (优选地为ST-MRAM)用于数据存储。非易失性存储器218包括多个非易失性存储器存储体228。
[0011]控制信号总线232从存储器控制器202提供控制信号(例如芯片选择、行访问选通、列访问选通和写入使能)到非易失性存储器218。地址总线237和数据线路240将存储器控制器202耦合至非易失性存储器218。其它控制信号和时钟信号可以存在于存储器控制器202与非易失性存储器218之间，未在图2中示出。此外，地址总线237、控制信号总线232和数据线路240可以包括多个线路或者比特。
[0012]在操作中，可以在非易失性存储器218中发起对地址的ACTIVE操作。随后，存储器控制器202在非易失性存储器218中发起READ或者WRITE操作。在完成非易失性存储器ACTIVE操作之后，从非易失性存储器218读取数据。对双倍数据速率(DDR)存储器中的存储体的访问通常包括ACTIVE操作，继之以若干读取/写入操作和PRECHARGE操作。ACTIVE操作打开通常为1，000或更多比特的行(或者页)。READ/WRITE操作在打开的行中执行列的读取或者写入，例如128比特。PRECHARGE操作关闭行。
[0013]DDR ST-MRAM中的ACTIVE操作执行破坏性自参考读取，其中在读取过程期间存储器阵列中的读取数据被复位至逻辑状态“O”。在完成ACTIVE操作时，来自阵列的读取数据被存储在本地数据存储锁存器中。ACTIVE操作之后，对本地数据存储锁存器而不是ST-MRAM阵列执行READ/WRITE操作。由于快速锁存器操作，READ/WRITE操作之间的小时间间隔(例如5纳秒)是可实行的。
[0014]ACTIVE操作可以由ACTIVE命令或者执行相同操作的任何其它命令发起。在PRECHARGE操作期间，来自本地数据存储锁存器的数据被写回到存储器阵列，并且因此，在没有新ACTIVE操作的情况下，该页被认为是关闭的或者不可访问的。PRECHARGE操作可以由PRECHARGE命令或者AUTO-PRECHARGE命令或者执行相同操作的任何其它命令发起。在一个存储体中的ACTIVE操作可以部分地与在其它存储体中的操作(例如ACTIVE、PRECHARGE、READ或WRITE)重叠。在ACTIVE期间的自参考感测操作易受来自其它存储体中的操作的电源噪声的影响。
[0015]因此，期望提供用于ST-MRAM的自参考感测放大器电路以及提供到自参考感测放大器电路的定时控制信号和偏置电压的方法，用于改善电源噪声抑制、提高具有抗存储体到存储体噪声耦合能力的感测速度以及降低在激活列中从关断字线选择器件的泄露。此夕卜，结合附图和上述【技术领域】以及背景，通过后续的详细说明和所附的权利要求，示例性实施例的其它期望特征和特点将变得明显。


【发明内容】

[0016]提供用于读取自旋扭矩磁电阻随机存取存储器的方法和装置。
[0017]第一示例性实施例是从自旋扭矩磁电阻存储器阵列中的多个存储器单元中的每一个读取数据的方法，该方法包括在耦合至存储器单元的位线与源极线两端施加读取电压。在第一方向上施加写入电流通过存储器单元以写入第一状态；在源极线与位线两端重新施加读取电压；以及对位线或者源极线中的一个施加可编程偏移电流。
[0018]第二示例性实施例是从自旋扭矩磁电阻存储器阵列中的多个存储器单元中的每一个读取数据的方法，该方法包括在存储器单元内的磁隧道结两端施加读取电压；将在施加的读取电压下通过磁隧道结的电流转换成取样电压；在电容器中存储取样电压；施加第一写入电流通过磁隧道结以将存储器单元复位至第一状态；在磁隧道结两端重新施加读取电压；使用存储的电压和可编程偏移电流产生电流基准；转换在重新施加的读取电压下通过磁隧道结的电流与基准电流之间的差以生成评估电压；以及比较取样电压和评估电压。
[0019]第三示例性实施例是具有多个存储器单元的自旋扭矩磁电阻存储器阵列，每个存储器单元选择性地耦合在位线与源极线之间，该自旋扭矩磁电阻存储器阵列包括列选择电路，该列选择电路耦合至源极线的第一端和第二端以及位线的第一端并且被配置为选择特定位线；全局偏置电路，配置为提供多个定时偏置电压；感测放大器和写入驱动器电路，耦合在列选择电路与全局偏置电路之间，感测放大器和写入驱动器电路被配置为接收定时偏置电压；在源极线与位线两端施加读取电压，所述源极线与位线耦合至所选择的位线上的存储器单元；在第一方向上施加写入电流通过存储器单元以写入第一状态；在源极线与位线两端重新施加读取电压；以及对位线施加可编程偏移电流。

【专利附图】

【附图说明】
[0020]将在下文中结合下列附图描述本发明，其中相同数字指示相同元件，以及
[0021]图1是已知的若干比特阵列的电阻的高状态和低状态的图表；
[0022]图2是存储器互连系统的已知框图，其由处理器与非易失性存储器之间的存储器控制器组成，该存储器互连系统可以用于应用根据示例性实施例的方法；
[0023]图3是根据第一示例性实施例的ST-MRAM阵列的部分总示意图；
[0024]图4A是根据第一示例性实施例的感测放大器的示意图；
[0025]图4B是根据第一示例性实施例的感测放大器的比较器和锁存器电路的示意图；
[0026]图5是描述从第一示例性实施例读取Os的操作的时序图；
[0027]图6是描述从第一示例性实施例读取Is的操作的时序图；
[0028]图7是对在不延迟施加偏移电流的情况下从第一示例性实施例读取Is的操作进行描述的电压对时间的时序图；
[0029]图8是对在延迟施加偏移电流的情况下从第一示例性实施例读取Is的操作进行描述的电压对时间的时序图；
[0030]图9是对在延迟施加偏移电流的情况下从第一示例性实施例读取Os的操作进行描述的电压对时间的时序图；
[0031]图10是根据示例性实施例使用自参考感测放大器读取的步骤的流程图；以及
[0032]图11是根据另一个示例性实施例使用自参考感测放大器读取的步骤的流程图。

【具体实施方式】
[0033]下面的【具体实施方式】本质上仅仅是示例性的，并非旨在限制本主题的实施例或这些实施例的应用和使用。在此描述为示例性的任何实施例都不必解释为优选或者优于其它实施例。此外，不旨在受前述【技术领域】、【背景技术】、
【发明内容】
以及以下【具体实施方式】中任何明示或隐含的理论的限制。
[0034]为了说明的简洁和清楚，附图描述了各种实施例的一般结构和/或者构造方式。可以省略对公知的特征和技术的描述和细节以避免不必要地混淆其它特征。附图中的元件不一定是按比例绘制的:一些特征的尺寸可能相对于其它元件进行放大，以有助于增进对示例性实施例的理解。
[0035]枚举的术语“第一”、“第二”、“第三”等可用于在相似的元件之间进行区分，而不一定用于描述特定的空间或时间顺序。这些所使用的术语在适当的情况下是可互换的。例如，在此描述的本发明的实施例能够以不同于这里说明或者描述的顺序来使用。
[0036]所使用的同义词术语“包含”、“包括”、“具有”以及其任何变形同时使用以表示非排他的包含。术语“示例性”被用作“示例”而不是“理想”的意思。
[0037]出于简明的目的，本领域的技术人员已知的常规技术、结构和原理可能没有在此进行描述，包括，例如标准磁随机存取存储器(MRAM)工艺技术、磁学的基本原理，以及存储器器件的基本工作原理。
[0038]在此描述的过程中，根据图示各种示例性实施例的不同附图，相似的标号可以用于标识相似的元件。
[0039]在此可以依照功能和/或逻辑块组件，并且参照由各种计算组件或设备执行的功能、处理任务和操作的符号表示对方法和技术进行描述。这些操作、任务和功能有时被称为计算机执行的、计算机化的、软件实施或者计算机实施。实际上，一个或者多个处理器设备可以通过操纵在系统存储器中的存储器位置处表示数据比特的电信号以及通过对信号的其它处理来执行所描述的操作、任务和功能。维持数据比特的存储器位置是具有与数据比特相对应的特定电、磁、光、电阻或者有机属性的物理位置。应当理解，附图中示出的各种时钟、信号、逻辑和功能组件可以由配置为执行特定功能的任意数量的硬件、软件和/或固件组件来实现。例如，系统或者组件的实施例可以采用各种集成电路组件，例如，存储器元件、数字信号处理元件、逻辑元件、查找表等等，其可以在一个或多个微处理器或者其它控制设备的控制下执行各种功能。
[0040]出于简洁的目的，与读取和编程存储器相关的常规技术，以及某些系统和子系统(及其各个操作组件)的其它功能方面未在此处进行详细说明。此外，此处包含的各种图中所示的连接线路旨在表示各种元件之间的示例性功能关系和/或物理耦合。应当注意，在主题的实施例中可以出现许多替代或附加的功能关系或者物理连接。
[0041]磁电阻随机存取存储器(MRAM)阵列包括位于多个磁电阻比特附近的写入电流驱动器和感测放大器。当施加两个不同并且相反极性中的任一个的电流(置位或者复位)通过磁存储元件(例如，MTJ)时，写入操作或者编程操作开始。在自旋扭矩转移(STT)或者自旋扭矩(ST)MRAM中采用这种写入机制。自旋扭矩效应对于本领域技术人员来说是公知的。简单地说，在电子通过磁性/非磁性/磁性三层结构中的第一磁性层之后，电流变为自旋极化的，其中第一磁性层基本上比第二磁性层更稳定。与第二层相比第一层的较高稳定性可以由若干因素中的一个或者多个决定，若干因素包括:由于厚度或者磁化的较大磁矩、耦合至相邻反铁磁性层、如在SAF结构中耦合至另一个铁磁层或者高磁各向异性。自旋极化电子跨越非磁隔离层，然后通过自旋角动量守恒在第二磁性层上施加自旋扭矩，该自旋扭矩导致其磁矩的旋进并且如果电流在适当方向上，则切换到不同的稳定磁状态。当从第一层移动到第二层的自旋极化电子的净电流超过第一临界电流值时，第二层将把其磁性取向切换为平行于第一层的磁性取向。如果施加相反极性的偏置，那么从第二层到第一层的净电子流将第二层的磁性取向切换为反平行于第一层的磁性取向(假如电流的幅值超过第二临界电流值)。在该反方向上切换涉及一小部分电子从隔层与第一磁性层之间的界面反射并且向后穿越非磁隔层而与第二磁性层相互作用。
[0042]磁电阻(MR)是根据其磁状态改变其电阻值的材料特性。通常，对于具有由导电隔层或者隧道隔层分隔的两个铁磁层的结构，当第二磁性层的磁化反平行于第一磁性层的磁化时，电阻最高，并且当它们平行时，电阻最低。由MR确定的电阻中的差用于在感测操作期间读取磁存储元件的状态。
[0043]为了改善电源噪声抑制、提高具有抗存储体到存储体噪声耦合能力的感测速度以及减小从激活列中的关断字线选择器件的泄露，电路和偏置方法向自旋扭矩磁电阻随机存取存储器阵列的感测放大器和写入驱动器提供多个定时控制信号和偏置电压。晶体管开关和去耦电容器用于在读取操作期间隔离一部分偏置电压。为了改善电源噪声抑制和降低相同列中的关断字线选择器件的亚阈值泄露，PMOS跟随器电路耦合至源极线或者位线的末端，所述源极线或者位线的末端将源极线或者位线电压调节到高于接地的预定电压。前置放大器包括耦合至源极线或者位线的末端的NMOS跟随器电路以改善电源噪声抑制。将可编程偏移电流施加至前置放大器电路，可编程偏移电流的幅值和定时提高感测速度和抗噪声能力。
[0044]图3是根据示例性实施例的ST-MRAM阵列300的部分示意图。ST-MRAM比特单元阵列302耦合至第一列选择电路304和第二列选择电路306以及字线电路308。第一感测放大器和写入驱动器电路312以及第二感测放大器和写入驱动器电路314分别地耦合至第一列选择电路304和第二列选择电路306。第一列电路驱动器电路316耦合至第一列选择电路304以及第一感测放大器和写入驱动器电路312。第二列电路驱动器电路318耦合至第二列选择电路306以及第二感测放大器和写入驱动器电路314。全局偏置电路342耦合至第一感测放大器和写入驱动器电路312以及第二感测放大器和写入驱动器电路314。写入驱动器操作以将数据写入比特单元阵列302并且感测放大器通过从阵列302读取数据来工作。为简单和简明起见，存储器中的其它已知电路块(例如数据存储锁存器、地址解码器和定时电路)没有在图3中显示。
[0045]ST-MRAM阵列300包括多个列322，其中每个列包括多个磁性比特单元326。每个磁性比特单元326包括磁隧道结器件328和字线选择晶体管330。在每个列322内，每个磁隧道结器件328耦合在位线332、333与字线选择晶体管330的第一电极之间，而每个字线选择晶体管330的第二电极耦合至源极线334、335。每个字线选择晶体管330的控制电极耦合至字线电路308内的字线336。字线336中的每一个耦合至单行字线选择晶体管。为了较高的电流驱动能力，字线选择晶体管330优选地为具有低阈值电压的薄氧化物器件。
[0046]上面描述的第一示例性实施例在每个源极线334、335的两端处提供电压，而交替的相邻位线332、333 —个稱合在第一末端处而另一个稱合在相对的第二末端处。源极线电阻是仅在源极线的一端处连接的阵列的电阻的四分之一，其导致在读取期间更高的写入电压和更高效的MR。字线电路308包括可以在字线336上提供电荷泵浦电压的字线驱动器。电荷泵浦字线电压降低字线选择晶体管330的电阻。
[0047]根据示例性实施例，如随后更详细地描述的，全局偏置电路342耦合至感测放大器和写入驱动器312、314，用于为其提供偏置电压。
[0048]参照图4A，图3的ST-MRAM阵列的更详细示意图包括选择性地耦合在位线332与源极线334之间并且耦合至字线电路308的存储器比特单元326。字线电路308接收输入信号wl_on。存储器比特单元326还耦合在列选择电路304和列选择电路306之间，列选择电路304包括列选择器件402、另一个列选择器件412，列选择电路306包括列选择器件404。感测放大器和写入驱动器312包括PMOS跟随器电路414、前置放大器电路406和NMOS跟随器电路408，用于在自参考读取操作期间控制位线332和源极线334上的电压。感测放大器和写入驱动器314包括PMOS跟随器电路416，用于控制源极线334上的电压。前置放大器电路406耦合至全局偏置电路342，用于接收偏移电压vofst。
[0049]全局偏置电路342包括PMOS开关晶体管418，该PMOS开关晶体管418具有连接到第一基准电压420的第一载流电极、连接到PMOS镜像晶体管422的第一载流电极的第二载流电极以及耦合以接收信号(“O”或者低电压电平)的栅极。晶体管422具有第二载流电极和的栅极，二者都连接至节点424。电流源426耦合在节点424与第二基准电压430之间并且提供电流Isaofst。电流源426仅是用于为电路提供基准电流的一个示例。可以以多种其它方式提供该电流，例如，通过使用有源电流镜而不是电流源。此外，可以通过对寄存器的多个比特进行写入编程电流的幅值。传输栅极428具有连接到节点424的第一端子、连接以提供偏移电压vofst给前置放大器电路406的第二端子和耦合以接收定时控制信号iso和iso_b的栅极。全局偏置电路可以由其它电路组成，例如用于为写入和读取电路生成其它偏置电压(包括图4A的vpnd、vppd、vpnr和vppr)的电路,为了简便起见未示出。vpnd、vppd、vpnr和vppr电压中的每一个可以进一步地包括全局偏置电路342中的隔离器件。
[0050]前置放大级406包括PMOS开关晶体管432，该PMOS开关晶体管432具有耦合至基准电压420的第一载流电极、连接到PMOS镜像晶体管434的第一载流电极的第二载流电极，以及耦合以接收评估信号saeval的栅极。PMOS镜像晶体管434具有连接到节点436的第二载流电极和耦合以接收偏移电压vofst的栅极。电容器438耦合在基准电压420与偏移电压vofst之间。PMOS开关晶体管440具有连接到基准电压420的第一载流电极、连接到节点436的第二载流电极和稱合以接收使能信号saen的栅极。
[0051]PMOS晶体管442具有连接到基准电压420的第一载流电极、连接到节点441的第二载流电极和连接到节点443的栅极。NMOS开关晶体管444具有连接到节点441的第一载流电极、连接到节点436的第二载流电极和稱合以接收信号nfolsa的栅极。NMOS跟随器晶体管446具有连接到节点436的第一载流电极、连接到晶体管402的第一载流电极的第二载流电极和耦合以接收电压vpnr的栅极。电容器448耦合在晶体管446的栅极与第二基准电压430之间。电容器450耦合在第一基准电压420与节点443之间，并且传输栅极452具有连接到节点441的第一载流电极、连接到节点443的第二载流电极以及I禹合以接收定时控制信号saeq和saeq_b的栅极。如随后更详细地讨论的，节点443和441提供电压 Vsample 和 Veval。
[0052]NMOS跟随器电路408包括NMOS晶体管454，该NMOS晶体管454具有连接到第一基准电压420的第一载流电极、耦合至偏置信号vpnd的栅极(该栅极进一步地通过电容器456耦合至第二基准电压430)和连接到PMOS开关晶体管458的第一载流电极的第二载流电极。PMOS开关晶体管458具有耦合以接收信号nfoldn_b的栅极和连接到晶体管402的第一载流电极的第二载流电极。
[0053]PMOS跟随器电路416包括第一 NMOS开关晶体管460和第二 NMOS开关晶体管462，第一 NMOS开关晶体管460和第二 NMOS开关晶体管462具有耦合至列选择器件404的第一载流电极和耦合以分别地接收信号Pfoldn和pfolsa的栅极。PMOS跟随器晶体管464具有连接到晶体管460的第二载流电极的第一载流电极、连接到第二基准电压430的第二载流电极和耦合以接收电压vppd并且通过电容器465耦合至第一基准电压420的栅极。PMOS跟随器晶体管466具有连接到晶体管462的第二载流电极的第一载流电极、连接到第二基准电压430的第二载流电极和耦合以接收电压vppr并且通过电容器467耦合至第一基准电压420的栅极。在可替换的实施例中，电容器467可以耦合在前置放大器电路406的vppr与vpnr之间。
[0054]PMOS跟随器电路414包括第一 NMOS开关晶体管470和第二 NMOS开关晶体管472，第一 NMOS开关晶体管470和第二 NMOS开关晶体管472具有耦合至列选择器件412的第一载流电极和耦合以分别地接收信号Pfoldn和pfolsa的栅极。PMOS跟随器晶体管474具有连接到晶体管470的第二载流电极的第一载流电极、连接到第二基准电压430的第二载流电极和耦合以接收电压vppd并且通过电容器475耦合至第一基准电压420的栅极。PMOS跟随器晶体管476具有连接到晶体管472的第二载流电极的第一载流电极、连接到第二基准电压430的第二载流电极和耦合以接收电压vppr并且通过电容器477耦合至第一基准电压420的栅极。在可替换的实施例中，电容器477可以耦合在前置放大器电路406的vppr与vpnr之间。
[0055]现在参考图4B，感测放大器的比较器和锁存器电路包括PMOS晶体管480和482，两者都具有连接到第一基准电压420的第一载流电极、耦合以分别地接收电压Vsample (节点443)和Veval (节点441)的栅极以及分别地连接到节点481 (节点do)和483 (节点dob)的载流电极。NMOS晶体管484具有连接到节点481的第一载流电极、耦合至节点483的栅极和连接到节点485的第二载流电极。NMOS晶体管486具有连接到节点483的第一载流电极、耦合至节点481的栅极和连接到节点485的第二载流电极。晶体管488具有连接到节点485的第一载流电极、连接到第二基准电压430的第二载流电极和耦合以接收信号salat的栅极。晶体管490具有连接到节点485的第一载流电极、连接到第二基准电压430的第二载流电极和耦合以接收信号salat的栅极。
[0056]PMOS晶体管492具有连接到第一基准电压420的第一载流电极、连接到节点487的第二载流电极和耦合以接收信号salat_b的栅极。PMOS晶体管494具有连接到节点487的第一载流电极、连接到节点481的第二载流电极和稱合至节点483的栅极。PMOS晶体管496具有连接到节点487的第一载流电极、连接到节点483的第二载流电极和稱合至节点481的栅极。传输栅极495具有连接到节点481的第一载流电极、连接到节点483的第二载流电极和稱合以接收信号s2en和s2en_b的栅极。
[0057]NAND栅极498被配置以接收节点481 (do)和信号s2en作为输入。NAND栅极498的输出I禹合至反相器497。反相器的输出是dlat信号,其是感测放大器的最终输出。dlat的状态指示磁隧道结328的状态。NAND栅极499被配置以接收节点483 (dob)和信号s2en作为输入。NAND栅极499的输出是浮置的，即，没有连接到任何其它电路。
[0058]图5是当执行读取O操作时各种信号的时序图。为了说明性目的，图5的描述参照上面结合图3和4提到的元件。时间t0处的信号状态表示没有在执行读取操作时的待机或者空闲状态。在时间tl处，信号wl_on从低电压电平转变为高电压电平，指示读取操作的开始。信号wl_on通过字线电路308使能字线336选择。在时间tl处,信号iso也从低电压电平转变为高电压电平。尽管在图5中未不出，信号iso_b (信号iso的反相)将随着信号iso_b而转变。信号iso和iso_b禁用传输栅极428并且将前置放大器406的电压vofst与全局偏置电路342隔离。vpnd、vppd、vpnr和vppr电压中的每一个可以包括全局偏置电路342中的隔离器件(在图4A中未示出)。在时间tl处，为了后续的读取操作，还将隔离vpnd、vppd、vpnr和vppr电压中的每一个。
[0059]随后，在大约时间t2处,信号nfolsa、pfolsa和saen从低电压电平转变为高电压电平，而信号salat和s2en从高电压电平转变为低电压电平。当消除感测放大器的比较器和锁存器电路中的基准电压420与430之间的任何静态电流时，信号s2en和salat均衡do节点和dob节点。信号nfolsa和saen使能前置放大器电路406，该前置放大器电路406通过使能的列选择器件402基于vpnr的电压电平将预定读取电压施加到位线332。信号pfolsa分别地使能PMOS跟随器电路416和414中的读取PMOS跟随器晶体管466和476，以分别地通过使能的列选择器件404和412，基于电压vppr幅值将另一个预定读取电压施加到源极线334。在存储器单元的高(I)状态期间，施加至位线332和源极线334的预定读取电压的幅值基于施加的电压至电阻范围的高端，以使得施加的电压小于将存储器单元从高(I)状态切换到低(0)状态所需要的电压。
[0060]在大约时间t3处,信号saeq、nfolsa、pfolsa和nfoldn_b转变为低电压电平，而pfoldn转变为高电压电平。nfolsa和pfolsa的下降转变终止对位线332和源极线334施加读取电压。信号saeq(和saeq_b, saeq的反相,在图5中未不出)禁用传输栅极452,这在前置放大器电路406中将充电的电容器450与节点441隔离。nfoldn_b的下降转变发起由NMOS跟随器电路408通过使能列选择器件402对位线332施加预定写入O电压。pfolsa的上升转变分别地使能PMOS跟随器电路416和414中的写入PMOS跟随器晶体管464和474，以分别地通过使能列选择器件404和412，基于电压vppd幅值将另一个预定写入O电压施加到源极线334。在时间t4处,通过转变pfoldn和nfoldn_b信号终止对位线和源极线施加写入O电压,而读取电压的施加由信号nfolsa和pfolsa中的转变重新发起。
[0061 ] 随后，在时间t5处，信号saeval_b从高电压电平转变为低电压电平，使能PMOS开关晶体管432，由于电压电平vof st，这进一步允许PMOS镜像晶体管434对节点436添加可编程偏移电流Isaofst。注意，在该时间期间，电压vofst与全局偏置电路342隔尚。此外，通过电容器438将隔离的电压vofst耦合至基准电压420改善了 PMOS镜像晶体管434的电源噪声抑制。随后，在时间t6处，salat的上升转变使能比较器和锁存器电路，该比较器和锁存器电路感测Vsample与Veval节点之间的差并且放大do和dob节点中的差。在时间t7处，s2en的上升转变使能NAND栅极498并且节点do的状态被传递至最终的感测放大器输出节点dlat。此外，nfolsa、pfolsa、saen的下降转变和saeq的上升转变终止在位线332和源极线334上的读取电压施加，并且随后，将前置放大器电路406和PMOS跟随器电路414以及416的状态带回到如在时间tO处的待机或者空闲状态。当磁隧道结328在时间tO处为状态O (低电阻状态)时，如在图5中图示，时间t5与t6之间Veval的电压电平高于Vsample的电压电平,并且在时间t7之后dlat输出为O。在时间t8处,信号wl_on和iso转变回低电压电平。
[0062]图6是当执行读取I操作时,各种信号的时序图。信号wl_on、iso、salat、s2en、nfolsa、pfolsa、saen、salat、pfoldn、nfoldn_b 和 saeval_b 的操作顺序与图 5 中描述的相同。当磁隧道结328在时间tO处为状态I (高电阻状态)时，如在图6中图示，时间t5与t6之间，Veval的电压电平低于的Vsample的电压电平,并且在时间t7之后，dlat输出为I。注意，在读取O (图5)和I (图6)两种情况下,在时间t4处对位线332和源极线334重新施加预定读取电压与在时间t5处对前置放大器电路406施加可编程偏移电流之间有延迟。在时间t4处重新施加预定读取电压之后，在稍后的时间t5处，施加可编程偏移电流Isaofst。此外，该延迟可以是可编程延时，其可以在运行时间期间通过对多比特寄存器进行写入或者在加电期间通过从多个熔丝编程比特读取进行设定。如接下来更详细地描述的，在施加可编程偏移电流中的延迟提高了感测速度。
[0063]图7是对于Isaofst的各种幅值，在偏移电流Isaofst中没有延迟的情况下执行读取I操作时电压Vsample和Veval对时间的图表。参照图7，在时间t2处，与施加偏移电流Isaofst同时发生对位线332和源极线334重新施加预定读取电压。此外，图7示出了电压Veval的多个迹线，其中迹线701与Isaofst为零时相对应，迹线705与正的非零Isaofst电流电平相对应，以及位于迹线701与705之间的迹线与在零电流电平与非零电流电平之间的增加的Isaofst的幅度相对应。在时间t2之后，在读取I操作期间，电压Veval转变为较低的电压电平并且在交叉点(图7中对于迹线701为时间t3)处与Vsample相交。注意，如由一直到迹线705的Veval迹线所图示的，到达交叉点的时间随着Isaofst电流幅度的增大而增加。随着Isaofst电流幅度的增大，该延迟降低了读取I操作的速度。然而，提高读取操作的抗噪声能力需要增大Isaofst电流幅度。
[0064]图8是在偏移电流Isaofst中有延迟的情况下执行读取I操作时电压Vsample和Veval对时间的图表。在时间t4处施加偏移电流Isaofst (从时间t2处延迟)。因此，尽管如由图8中Veval的不同迹线(迹线801至迹线805)所示出的，Isaofst有不同电流幅度，但是在图8中的时间t3处出现的交叉点没有延迟。因此，由于在读取I操作期间延迟施加偏移电流Isaofst，所以感测速度没有降低。
[0065]图9是在偏移电流Isaofst中有延迟的情况下执行读取O操作时电压Vsample和Veval对时间的图表。参照图9，迹线901与Isaofst为零时相对应，迹线905与正的非零Isaofst电流电平相对应，以及位于迹线901与905之间的迹线与在零电流电平与非零电流电平之间的增加的Isaofst的幅度相对应。在读取O操作期间，由于时间t4与t5之间的Veval和Vsample的电压电平的差，因此电压Veval迹线905将提供最大感测信号。从而，在读取O操作期间，抗噪声能力和提高速度需要增大Isaofst的电流幅度。另一方面，参照图8，在读取I操作期间，增大Isaofst的电流幅度减小感测信号(图8中时间t4与t5之间的Veval和Vsample的电压电平差)。因此，偏移电流Isaofst的幅值被设定为大致均衡读取I操作和读取O操作两者中的感测信号的电平。在另一个实施例中，可以设定偏移电流Isaofst的幅值以最大化读取O操作中的感测信号。
[0066]图10和11分别是示出方法1000和1100的示例性实施例的流程图。可以通过软件、硬件、固件或其任意组合执行与方法1000和1100相结合而执行的各种任务。为了说明性目的，方法1000和1100的下列描述可以参照上面结合其它图所提到的元件。实际上，可以由所描述系统的不同元件执行方法1000和1100的部分。应当理解，方法1000和1100可以包括任何数量的附加或者替代任务，图10和11中示出的任务不需要按照图示顺序来执行，并且方法1000和1100可以合并到具有此处没有详细描述的附加功能的更全面的程序或者过程中。另外，只要预期的整体功能保持完整，就可以从方法1000和1100的实施例中省略图10和11中示出的任务中的一个或者多个。
[0067]图10是用于从自旋扭矩磁电阻存储器阵列中的多个存储器单元中的每一个读取数据的第一示例性方法的流程图，该方法包括在耦合至存储器单元的源极线与位线两端施加1002读取电压；在第一方向上施加1004写入电流通过存储器单元以写入第一状态；在源极线与位线两端重新施加1006读取电压；以及施加1008可编程偏移电流。施加1008可编程偏移电流可以包括对位线、源极线或者耦合至位线或者源极线的电路中的一个施加可编程偏移电流。方法1000还可以包括在对耦合至存储器单元的位线和源极线两端施加1002读取电压之前，隔离与可编程偏移电流相关联的偏置电压。对耦合至存储器单元的位线和源极线两端施加1002读取电压还包括使用第一 PMOS跟随器电路在源极线的第一端处施加电压和使用第二 PMOS跟随器电路在源极线的第二端处施加电压，以及使用前置放大器电路对位线的至少一端施加幅值高至少所述读取电压的另一个电压。
[0068]用于从自旋扭矩磁电阻存储器阵列中的多个存储器单元中的每一个读取数据的第二示例性方法(图11)包括在存储器单元内的磁隧道结两端施加1102读取电压；将在施加的读取电压下通过磁隧道结的电流转换1104成取样电压；在电容器中存储1106取样电压；施加1108第一写入电流通过磁隧道结以将存储器单元复位至第一状态；在磁隧道结两端重新施加1110读取电压；使用1112存储的电压和可编程偏移电流产生电流基准；转换1114基准电流与在重新施加的读取电压下通过磁隧道结的电流之间的差，以生成评估电压；以及比较1116取样电压与评估电压。方法1100还可以包括选择性地施加第二写入电流通过磁隧道结以响应于取样电压与评估电压的比较1116，将存储器单元设定为第二状态。
[0069]尽管在前面的【具体实施方式】中已经提出了至少一个示例性实施例，但是应当理解还存在大量的变化。此外，示例性实施例可以应用到包括任何电阻性存储器元件的存储器阵列。还应当理解，所述一个或多个示例性实施例仅仅是示例，并不是旨在以任何方式限制本发明的范围、应用或者配置。相反，前面的【具体实施方式】为本领域技术人员实现本发明的示例性实施例提供了捷径，应当理解在不偏离所附权利要求提出的本发明范围的情况下，可以对示例性实施例中描述的组件功能或者构造进行各种改变。
【权利要求】
1.一种从自旋扭矩磁电阻存储器阵列中的多个存储器单元中的每一个中读取数据的方法，所述方法包括: 在耦合至存储器单元的源极线和位线的两端施加读取电压； 在第一方向上施加写入电流通过所述存储器单元以写入第一状态； 在所述源极线与所述位线两端重新施加所述读取电压；以及 对所述位线或者所述源极线中的一个施加可编程偏移电流。
2.根据权利要求1所述的方法，其中在所述重新施加步骤期间，但在启动所述重新施加步骤之后施加所述可编程偏移电流。
3.根据权利要求1所述的方法，其中在所述重新施加步骤期间，但在从启动所述重新施加步骤起可编程延时之后施加所述可编程偏移电流。
4.根据权利要求1所述的方法，其中所述偏移电流的幅值是对在所述第一状态中的存储器单元施加所述读取电压时通过所述存储器单元的读取电流与对在所述第二状态中的存储器单元施加所述读取电压时通过所述存储器单元的读取电流之间的差的一半。
5.根据权利要求1所述的方法，其中所述存储器单元具有电阻范围，所述方法还包括: 基于施加的电压将所述读取电压幅值设定为所述电阻范围的高端或者低端。
6.根据权利要求1所述的方法，其中所述重新施加所述读取电压还包括: 使用第一 PMOS跟随器电路在源极线的第一端处以及使用第二 PMOS跟随器电路在源极线的第二端处重新施加源极线电压；以及 使用前置放大器电路，对位线的至少一端重新施加位线电压，所述位线电压的幅值比所述源极线电压高至少所述读取电压。
7.根据权利要求1所述的方法，还包括: 在施加所述读取电压之前，隔离与所述可编程偏移电流相关联的第一偏置电压。
8.根据权利要求1所述的方法，其中所述施加读取电压还包括: 使用第一 PMOS跟随器电路在源极线的第一端处以及使用第二 PMOS跟随器电路在源极线的第二端处施加源极线电压；以及 使用前置放大器电路，对位线的至少一端施加位线电压，所述位线电压的幅值比所述源极线电压高至少所述读取电压。
9.根据权利要求8所述的方法，还包括: 为所述第一 PMOS跟随器电路和所述第二 PMOS跟随器电路提供第一偏置电压； 为所述前置放大器电路提供第二偏置电压；以及 在对耦合至所述存储器单元的源极线和位线的两端施加读取电压之前，分别地将所述第一偏置电压和第二偏置电压与第一电压源和第二电压源隔离。
10.根据权利要求9所述的方法，还包括: 通过电容器将所述第一偏置电压与所述第二偏置电压进行耦合。
11.一种从自旋扭矩磁电阻存储器阵列中的多个存储器单元中的每一个中读取数据的方法，所述方法包括: 在存储器单元内的磁隧道结两端施加读取电压； 将在所述施加的读取电压下通过所述磁隧道结的电流转换成取样电压； 在电容器中存储所述取样电压； 施加第一写入电流通过所述磁隧道结，以将所述存储器单元复位至第一状态； 在所述磁隧道结两端重新施加所述读取电压； 使用所述存储的电压和可编程偏移电流产生电流基准； 将所述基准电流与在所述重新施加的读取电压下通过所述磁隧道结的电流之间的所述差进行转换，以生成评估电压；以及比较所述取样电压和所述评估电压。
12.根据权利要求11所述的方法，还包括: 选择性地施加第二写入电流通过所述磁隧道结，以响应于所述取样电压与评估电压的所述比较，将所述存储器单元设定为第二状态。
13.根据权利要求11所述的方法，其中在所述重新施加步骤期间，但在启动所述重新施加步骤之后施加所述可编程偏移电流。
14.根据权利要求11所述的方法，其中在所述重新施加步骤期间，但在从启动所述重新施加步骤起可编程延时之后施加所述可编程偏移电流。
15.根据权利要求11所述的方法，其中所述偏移电流的幅值是对在所述第一状态中的存储器单元施加所述读取电压时通过所述存储器单元的读取电流与对在所述第二状态中的存储器单元施加所述读取电压时通过所述存储器单元的读取电流之间的所述差的一半。
16.根据权利要求11所述的方法，其中所述存储器单元具有电阻范围，所述方法还包括: 基于所施加的电压将所述读取电压幅值设定为所述电阻范围的高端或者低端。
17.根据权利要求11所述的方法，其中所述重新施加所述读取电压还包括: 使用第一 PMOS跟随器电路在源极线的第一端处以及使用第二 PMOS跟随器电路在源极线的第二端处施加源极线电压；以及 使用前置放大器电路，对位线的至少一端施加位线电压，所述位线电压的幅值比所述源极线电压高至少所述读取电压。
18.根据权利要求11所述的方法，还包括: 在施加所述读取电压之前，隔离与所述可编程偏移电流相关联的第一偏置电压。
19.根据权利要求11所述的方法，其中所述施加读取电压还包括: 使用第一 PMOS跟随器电路在源极线的第一端处以及使用第二 PMOS跟随器电路在源极线的第二端处施加源极线电压；以及 使用前置放大器电路，对位线的至少一端施加位线电压，所述位线电压的幅值比所述源极线电压高至少所述读取电压。
20.根据权利要求19所述的方法，还包括: 为所述第一 PMOS跟随器电路和所述第二 PMOS跟随器电路提供第一偏置电压； 为所述前置放大器电路提供第二偏置电压；以及 在对耦合至所述存储器单元的源极线和位线的两端施加读取电压之前，分别地将所述第一偏置电压和第二偏置电压与第一电压源和第二电压源隔离。
21.根据权利要求20所述的方法，还包括: 通过电容器将所述第一偏置电压与所述第二偏置电压进行耦合。
22.—种具有多个存储器单元的自旋扭矩磁电阻存储器阵列，每个存储器单元选择性地耦合在位线与源极线之间，所述自旋扭矩磁电阻存储器阵列包括: 列选择电路，耦合至所述源极线的第一端和第二端，以及耦合至所述位线的第一端并且被配置为选择特定位线； 全局偏置电路，配置为提供多个定时偏置电压； 感测放大器和写入驱动器电路，耦合在所述列选择电路与所述全局偏置电路之间，所述感测放大器和写入驱动器电路被配置为: 接收所述定时偏置电压； 在耦合至所述选择的位线上存储器单元的所述位线与所述源极线两端施加读取电压； 在第一方向上施加写入电流通过所述存储器单元，以写入第一状态； 在所述源极线与所述位线两端重新施加所述读取电压；以及 对所述位线施加可编程偏移电流。
23.根据权利要求22所述的自旋扭矩磁电阻存储器阵列，其中所述感测放大器和写入驱动器电路包括耦合至所述位线或者所述源极线中的一个的PMOS跟随器电路，并且所述PMOS跟随器电路被配置为调节所耦合的所述位线或者所述源极线上的电压。
24.根据权利要求22所述的自旋扭矩磁电阻存储器阵列，其中所述感测放大器和写入驱动器电路包括耦合至所述源极线的PMOS跟随器电路，并且所述PMOS跟随器电路被配置为调节所述源极线的第一端和第二端处的电压。
【文档编号】G11C11/00GK104380384SQ201380025188
【公开日】2015年2月25日 申请日期:2013年4月8日 优先权日:2012年4月11日
【发明者】T·安德烈, S·阿兰姆, C·苏博拉玛尼安 申请人:艾沃思宾技术公司