非易失性存储器装置及其操作方法

非易失性存储器装置及其操作方法
【专利摘要】本发明公开了一种第一导电类型的半导体衬底的非易失性存储器装置。非易失性存储器单元的阵列在半导体衬底中以多个行和列布置。每一个存储器单元包括在半导体衬底表面上的第二导电类型的第一区，以及在半导体衬底表面上的第二导电类型的第二区。沟道区在第一区和第二区之间。字线覆盖在沟道区的第一部分上面并与其绝缘，并且与第一区相邻且几乎不与或完全不与第一区重叠。
【专利说明】非易失性存储器装置及其操作方法

【技术领域】
[0001] 本发明涉及非易失性存储器单元装置及其操作方法。更具体地讲，本发明涉及在 读取、编程或擦除操作期间其中负电压被施加至字线且选择性地与未选择存储器单元的其 它端子相组合的这类存储器装置。

【背景技术】
[0002] 非易失性存储器单元在本领域中是熟知的。一种现有技术的非易失性存储器单元 10在图1中示出。存储器单元10包括第一导电类型(诸如P型)的半导体衬底12。衬底12 具有在其上形成第二导电类型(诸如N型）的第一区14 (也称为源极线SL)的表面。也为N 型的第二区16 (也称为漏极线）形成在衬底12的该表面上。沟道区18在第一区14和第 二区16之间。位线BL 20连接至第二区16。字线WL 22被定在沟道区18的第一部分上方 并与其绝缘。字线22几乎不与或完全不与第二区16重叠。浮栅FG 24在沟道区18的另 一部分上方。浮栅24与该另一部分绝缘，并与字线22相邻。浮栅24还与第一区14相邻。 耦合栅CG (也称为控制栅)26在浮栅24上方并与其绝缘。擦除栅EG 28在第一区14上方 并与浮栅24和耦合栅26相邻，且与该浮栅和该耦合栅绝缘。擦除栅28也与第一区14绝 缘。单元10在USP 7, 868, 375中进行更为具体的描述，其公开内容全文通过引用并入本文 中。
[0003] 尽管USP 7, 868, 375公开了在擦除操作期间将负电压施加至存储器单元10的耦 合栅26,但引用内容并未公开在其它操作(诸如读取和编程)期间将负电压施加至其它栅的 有益效果。
[0004] 因此，本发明的一个目标是公开在其它操作期间将负电压施加至其它栅或端子的 非易失性存储器单元装置。


【发明内容】

[0005] 本发明涉及具有第一导电类型的半导体衬底的非易失性存储器装置。非易失性存 储器单元的阵列在半导体衬底中以多个行和列布置。每一个存储器单元包括在半导体衬底 表面上的第二导电类型的第一区，以及在半导体衬底表面上的第二导电类型的第二区。沟 道区在第一区和第二区之间。字线覆盖沟道区的第一部分上面并与其绝缘，并且与第一区 相邻且几乎不与或完全不与第一区重叠。浮栅覆盖在沟道区的第二部分上面，与第一部分 相邻并与其绝缘，且与第二区相邻。耦合栅覆盖在浮栅上面。擦除栅覆盖在第二区上面并 与其绝缘。位线连接至第一区。负电荷泵电路生成第一负电压。控制电路接收命令信号并 响应于此生成多个控制信号，并将第一负电压施加至未选择存储器单元的字线。
[0006] 本发明还涉及操作前述类型的非易失性存储器单元装置的方法。

【专利附图】

【附图说明】
[0007] 图1是可将本发明的方法应用于其的现有技术的非易失性存储器单元的横截面 图。
[0008] 图2是使用图1中示出的现有技术的非易失性存储器单元的本发明的非易失性存 储器装置的框图。
[0009] 图3A和3B分别是用在本发明的存储器装置中的编程/擦除和读取操作的波形 图。
[0010] 图4A和4B分别是用在本发明的存储器装置中的负/正字线解码器电路和负电荷 泵的详细电路图。
[0011] 图5是用在本发明的存储器装置中的第一负/正高电压解码器电路的详细电路 图。
[0012] 图6是用在本发明的存储器装置中的第二负/正高电压解码器电路的详细电路 图。
[0013] 图7是用在本发明的存储器装置中的第三负/正高电压解码器电路的详细电路 图。
[0014] 图8是与本发明的存储器装置一起使用的负电压电荷泵生成器的详细电路图。
[0015] 图9是用在本发明的存储器装置中的负高压调节电路的详细电路图。
[0016] 图10是用在本发明的存储器装置中的负/正焊盘电路的详细电路图。
[0017] 图11A和11B是示出用在制作现有技术的存储器装置中的现有技术工艺流程的一 部分的横截面图。
[0018] 图11C是示出用于制作本发明的存储器装置的工艺流程的一部分的横截面图。

【具体实施方式】
[0019] 参考图2,示出了本发明的非易失性存储器装置50的框级图。在图2中示出的实 施例中，存储器装置50包括图1中所示类型的非易失性存储器单元10的两个阵列52A和 52B，这两个阵列在半导体衬底12中以多个行和列布置。解码器(分别为X解码器54A和 54B)与非易失性存储器单元10的每一个阵列52相邻，其用于接收待解码并供应至所选择 和未选择的存储器单元10的字线22的地址信号。解码器54中的每一个解码器还具有包 括在电荷泵56中以生成负电压的相关联负电荷泵。放置在阵列52A和52B之间的解码器 (WSHDRHALFV，NCG) 80为控制栅26、源极线14和擦除栅28提供电压电平，如在图5-7中 的实施例中所示。
[0020] 存储器装置50的存储器阵列52中的每一个存储器阵列还具有多个与其相关联的 传感器58,以接收来自阵列52的存储器单元10的信号并生成来自装置50的输出信号。存 储器装置50还具有逻辑电路60。逻辑电路60接收由存储器装置50外部的主机控制器(未 示出)发出的命令(诸如编程、擦除或读取)，以使存储器装置50执行各种命令。响应于所接 收的命令，逻辑电路50生成控制信号，所述控制信号对电荷泵电路56和解码电路54和读 出放大器电路58的操作和时序进行控制。模拟电路70为装置50提供模拟偏置电压和电 流及时序。高电压(正、负)控制电路90提供经调节和经时间排序的正和负电平。焊盘电路 88提供输入缓冲区、10缓冲区、电力焊盘（Vdd、Vss)、测试焊盘和ESD保护。
[0021] 响应于读取、擦除或编程命令，逻辑电路60使各种电压以及时且干扰最低的方式 供应至所选择存储器单元10和未选择存储器单元10两者的各个部分。
[0022] 对于所选择和未选择的存储器单元10,施加的电压和电流如下。如下文所用，使用 了以下缩写：源极线或第一区14 (SL)，位线20 (BL)，字线22 (WL)，耦合栅26 (CG)，擦除 栅 28 (EG)。
[0023] 读取命今

【权利要求】
1. 一种非易失性存储器装置，包括： 第一导电类型的半导体衬底； 在所述半导体衬底中以多个行和列布置的非易失性存储器单元的阵列，每一个存储器 单元包括： 在所述半导体衬底的表面上的第二导电类型的第一区； 在所述半导体衬底的所述表面上的第二导电类型的第二区； 在所述第一区和所述第二区之间的沟道区； 字线，所述字线覆盖所述沟道区的第一部分并与其绝缘，与所述第一区相邻且几乎不 与或完全不与所述第一区重叠； 浮栅，所述浮栅覆盖在所述沟道区的第二部分上面，与所述第一部分相邻并与其绝缘， 且与所述第二区相邻； 覆盖在所述浮栅上面的耦合栅； 覆盖在所述第二区上面并与其绝缘的擦除栅； 连接至所述第一区的位线； 用于生成第一负电压的负电荷泵电路；以及 控制电路，所述控制电路用于接收命令信号，并用于响应于所述命令信号而生成多个 控制信号来控制所述第一负电压向所述未选择的存储器单元的所述字线的施加。
2. 根据权利要求1所述的非易失性存储器装置，其中所述多个控制信号响应于擦除命 令而生成。
3. 根据权利要求2所述的非易失性存储器装置，其中所述负电荷泵用于生成第二负电 压，并且其中所述控制电路用于将所述第二负电压施加至所选择的存储器单元的所述耦合 栅。
4. 根据权利要求1所述的非易失性存储器装置，其中所述多个控制信号响应于读取命 令而生成。
5. 根据权利要求1所述的非易失性存储器装置，其中所述多个控制信号响应于编程命 令而生成。
6. 根据权利要求1所述的非易失性存储器装置，其中所述负电荷泵在所述半导体衬底 中的三阱中。
7. 根据权利要求1所述的非易失性存储器装置，其中所述存储器单元、所述负电荷泵、 所述控制电路在以双阱P衬底CMOS工艺提供的半导体P衬底中形成。
8. 根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括负电压二极管 解码电路。
9. 根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括负电平移位器 电路和时钟式负自举电路。
10. 根据权利要求1所述的非易失性存储器装置，还包括负测试焊盘电路，所述负测试 焊盘电路包括高电压PM0S晶体管和高电压NM0S晶体管。
11. 根据权利要求1所述的非易失性存储器装置，还包括具有基于电容分压器的比较 器的负调节电路。
12. 根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括在所述高电 压解码器中的限流器，所述高电压解码器用于向所述存储器单元提供正或负的高电压。
13. -种操作具有第一导电类型的半导体衬底的所述类型的非易失性存储器装置的方 法；非易失性存储器单元的阵列在所述半导体衬底中以多个行和列布置；其中，每一个存 储器单元具有在所述半导体衬底的表面上的第二导电类型的第一区；在所述半导体衬底的 所述表面上的第二导电类型的第二区；在所述第一区和所述第二区之间的沟道区，字线，覆 盖在所述沟道区的第一部分上面并与其绝缘，并且与所述第一区相邻且几乎不与或完全不 与所述第一区重叠；浮栅，覆盖在所述沟道区的第二部分上面，与所述第一部分相邻并与其 绝缘，并且与所述第二区相邻；耦合栅，覆盖在所述浮栅上面；擦除栅，覆盖在所述第二区 上面并与其绝缘；位线，连接至所述第一区；其中所述方法包括： 将第一负电压施加至所述未选择的存储器单元的所述字线；以及 将非负电压施加至所选择的存储器单元的所述字线、所述位线、所述耦合栅、所述擦除 栅和所述第二区。
14. 根据权利要求13所述的方法，其中所述方法用于对所选择的存储器单元进行擦 除。
15. 根据权利要求14所述的方法，其中将零电压施加至所选择的存储器单元的所述字 线、所述位线、所述耦合栅和所述第二区，并将正电压施加至所选择的存储器单元的所述擦 除棚。
16. 根据权利要求15所述的方法，其中在将其它电压施加至所选择的存储器单元的所 述擦除栅和第二区之前，将所述负电压施加至所述字线。
17. 根据权利要求13所述的方法，其中施加至所选择的存储器单元的所述耦合栅的所 述电压为负。
18. 根据权利要求13所述的方法，其中所述方法用于对所选择的存储器单元进行读 取。
19. 根据权利要求13所述的方法，其中所述方法用于对所选择的存储器单元进行编 程。
20. 根据权利要求13所述的方法，其中将非负电压施加至所选择的存储器单元的所 述字线、所述位线、所述耦合栅、所述擦除栅和所述第二区的所述方法仅用于读取和编程操 作。
21. 根据权利要求20所述的方法，其中所述方法还包括： 在擦除操作期间将第二负电压施加至所选择的存储器单元的所述耦合栅。
22. 根据权利要求19所述的方法，其中所述方法还包括： 在编程操作期间将第二负电压施加至所选择的存储器单元的所述第二区。
23. 根据权利要求21所述的方法，其中所述第二负电压不同于所述第一负电压。
24. 根据权利要求20所述的方法，其中在所述编程期间，在将所述电压施加至所选择 的存储器单元的所述擦除栅和所述第二区之后，将所述电压施加至所述耦合栅。
25. 根据权利要求14所述的方法，其中在所述擦除期间，在将所述电压施加至所选择 的存储器单元的所述擦除栅之前，将所述电压施加至所述耦合栅。
26. 根据权利要求14所述的方法，其中在所述读取期间，在将所述电压施加至所选择 的存储器单元的所述字线和所述位线之前，将所述电压施加至所述耦合栅。
27.根据权利要求14所述的方法，其中在所述读取期间，在将所述电压施加至所述擦 除栅之前，将所述电压施加至所述耦合栅。
【文档编号】G11C16/00GK104285257SQ201380024818
【公开日】2015年1月14日 申请日期:2013年2月7日 优先权日:2012年3月13日
【发明者】H.V.特兰, H.Q.阮, N.杜 申请人:硅存储技术公司