背景技术：
本发明总体上涉及存储器电路，并且具体来说，涉及存储器保持器单元。附图说明通过示例的方式而不是限制的方式例示了本发明的实施例，在附图的图中，其中，相同的附图标记指代相同的元件。图1A示出了使用用于缓解写入争用(writecontention)的常规的减弱的电源方法的一行存储器单元的部分。图1B示出了使用交叉耦合的反相器作为其保持器逻辑元件的保持器单元。图2A示出了具有常规的、数据相关的、减弱的电源电路的一行存储器单元的部分。图2B示出了使用具有分叉电源的交叉耦合的反相器的保持器单元。图3示出了根据一些实施例的具有双电源功率传送电路的一行存储器单元的部分。图4是根据一些实施例的示出图3的电路中的各个元件的操作状态的表。图5示出了根据一些实施例的图3的存储器结构，但具有减少的保持力的电源电路。图6是根据一些实施例的示出图5的用于实施减少的功率保持力选项的电路中的各个元件的操作状态的表。具体实施方式设计者持续寻求较低的操作电源电压以节省VLSI器件中的功率。可能特别期望减小在寄存器堆中所使用的存储器单元的操作电压以及处理器中的其它存储器结构的操作电压，因为它们通常占据显著的电路资源。遗憾的是，存储器读取和写入操作常常可以是用于降低许多存储器电路的所需最小电源电压(Vmin)的限制物。在其它原因之中，这可能是由于在新的值将要被写入到单元中时存储器的保持器单元中的电荷争用而造成的。为了例示这个问题，图1A示出了具有所谓的“保持器”存储器单元101的典型的存储器结构的部分。(如本文中所使用的，术语“保持器”单元指代具有耦合在一起以存储互补位对的两个或更多个逻辑元件的任何存储器单元电路，当位改变状态时，逻辑元件彼此争用。例如，逻辑元件可以是如图1-3中所示的反相器、个体的晶体管、NOR门、NAND门、以及其它器件。)图1A示出了保持器单元101的寄存器堆的部分。所示出的是一列(或一片)单元101，每个单元101均与十六条字线(15:0)中的不同的一条字线相关联。(为了方便起见，并未示出寄存器堆的其它列。例如，寄存器堆可能具有128列，例如，在每条字线中都具有128个数据单元。)每个单元101均包括存取器件102、102y以及一对交叉耦合的反相器104，它们全部如图所示耦合在一起。通过由共享器件110提供的公共电源来对反相器进行供电。例如，该共享器件可以由诸如P型FET之类的一个或多个晶体管形成，所述一个或多个晶体管实质上用于给保持器单元提供减弱的电源(存储器的Vcc的减弱的形式)。(要注意的是，为了方便起见，并未示出用于读取数据的电路。)由相关联的字线(WL0、WL1、等等)来控制每个单元的存取器件102、102y，所述字线在被断言时，接通其相关联的存取器件。同时，将要写入到所选择的单元中的数字值施加到写入位线(WrBL)并且将其补数施加到写入位线取反(bar)(WrBLy)。(包括反相器106以产生WLy值，WL值的补数。)互补的位对的值(WrBL，WrBLy)随后被写入到所选择的单元中并且被存储直到不同的值被写入到单元中。图1B示出了示例性保持器单元101，其中，对存取器件102、102y和交叉耦合的反相器104a、104b如图所示地进行耦合，以在如所指示的节点B、By处存储互补的位。每个反相器均由P型FET和N型FET形成，其中，如图所示，它们的栅极彼此耦合并且它们的漏极彼此耦合。如果要写入到单元中的互补的位对的值与当前所存储的值不同，那么驱动‘0的转换器件与输出端正在存储‘1的反相器的P器件发生争用。所述转换器件实际上“保持”‘1直到P器件关断，而存取器件正试图将其拉低到‘0。一旦存取器件(102)已经排出了足够的电荷，位单元就开始“翻转”，并且P器件(其输出要为‘0)停止与变化抗争，从而允许节点转到‘0以完成写入操作。通过共享的P器件110向保持器供应功率使得保持器减弱，并因此减少了状态(所存储的值)转变期间的争用。然而，遗憾的是，被减弱的电源还增加了写入完成的次数，这是因为它还使得用于要输出‘1的反相器的P器件减弱，并且因此，限制了可用的写入性能。图2例示了用于解决这个问题的常规方法。替代在存储器结构的每个单元中对于整个保持器单元使用减弱的电源，采用了弱P电路201来为保持器单元中的每个反相器提供单独的电源(VCCA、VCCB)。这些源中的每个都可以是弱电平或强电平的，这取决于要写入的数据的值。较强的功率电平被供应到输出要转为高的反相器，以便强力地使其P型器件导通以用于在其输出处拉高‘1，而较低的电源被供应给驱动‘0的反相器以便使其P器件减弱。例如，如果存储器单元“B”节点转为低，那么要使得VCCB电源是最强力的，由此在写入操作期间给104b反相器供应较强力的电源。弱P电路201包括等效电路201a和201b，以分别为VCCA和VCCB电源线提供电源。每个电路均包括三个腿，保留腿、弱腿和强腿。保留腿包括相对强的P型器件(ret_a或ret_b)，当不在发生写入操作时所述P型器件导通，以便于使单元保持处于足够的功率电平以保留它们所存储的状态。弱腿包括弱P型器件的堆叠体(wk_a或wk_b堆叠体)，这些堆叠体总是导通的，以为电源节点(VCCA、VCCB)提供恒定的弱电源。强腿均包括相对强的P型器件(str_a、str_b)。str_a器件受WrBLy线控制，而str_b器件受WrBL线控制。以此方式，当WrBL为低时，VCCB是较强力的电源，并且当WrBLy为低时，VCCA是较强的源。因此，可以通过将用于交叉耦合的反相器的电源去耦合来纠正对用于减少争用的弱保持器的需求与对用于提高写入完成的强保持器的需求之间的矛盾。电源(VCCA和VCCB)的强度受WrBL和WrBLy上的值的控制。该控制方案减轻了一侧上的争用，而不需要为另一侧上的完成作出让步。尽管图2的方案是在图1的减弱的、共享的电源设计之上的改进，但该方案的小的堆叠的晶体管(在弱腿中)并不提供足够的“弱化”以适当地或一致地减少争用。已经意识到，可以期望另一种方法。图3示出了具有非对称功率传送电路301的存储器单元结构，非对称的功率传送电路301包括用于分别为电源轨VCCA和VCCB供电的等效的第一电路301a和第二电路301b。还包括的是如图所示地耦合的AND门303和反相器305。根据一些实施例，这些电路使用第一独立调节的电源和第二独立调节的电源。第一电源可以是名义上用于存储器结构的电源，而第二电源(Vcclow)应当比第一电源要低，例如，利用现代CMOS工艺低比第一电源低100到200mv。例如，可以使用诸如LDO(低压差)调节器之类的单独的管芯上电压调节器来提供第一电源或第二电源，或者至少单独的管芯上调节器可以用于较低(Vcclow)的电源。应当意识到，也可以使用诸如电荷共享或电荷耦合电源之类的任何其它适当的方案来产生较低的电源。第一功率传送电路301a包括如图所示全部耦合在一起的AND门307、OR门309、以及P型器件Pa、Pa_low。P型器件应当相当强力，以便于将Vcc和Vcclow电源适当地耦合到VCCA轨。AND门303起作用以使写入使能信号(写En)与时钟(Clk)同步，以产生Wr_En来启用(或控制)写入操作。Wr_En信号耦合到AND门307的输入。另一输入耦合到WrBLy线。AND门307的输出控制P器件Pa。如图所示，由OR门309来控制另一P器件(Pa_low)，OR门309使其输入耦合到WrEn_y和WrBL。类似地，第二功率传送电路301b包括如图所示全部耦合在一起的AND门311、OR门313、以及P型器件Pb、Pb_low。与第一电路一样，这里的P型器件应当也相当强力，以便于将它们的电源(Vcc和Vcclow)适当地耦合到VCCB轨。Wr_En信号耦合到AND门311的输入。另一输入耦合到WrBL线。AND门311的输出控制P器件Pb。如图所示，由OR门313来控制另一P器件(Pb_low)，OR门313使其输入耦合到WrEn_y和WrBLy。图4是示出不同操作状态的信号和器件状态的表。在名义的保留模式期间(通常，既不会发生读取也不会发生写入)，WrEn＝0。因此，器件Pa和Pb是导通的并且VCCA＝VCCB＝Vcc。这确保了为位单元的两侧(两个保持器反相器)充足并对称地供电。在写入‘1的操作期间，WrEn＝’1，WrBL＝’1并且WrBLy＝’0。这使VCCA功率传送电路301a通过较高的电源电压(VCCA＝Vcc)，而使VCCB功率传送电路301b通过较低的电源电压(VCCB＝Vcc_low)。这种情况(VCCB＝Vcc_low)使得争用的位单元反相器(所选择的单元中的204b)减弱，从而允许‘0值更容易地穿过转换门102b到204b输出(By)。同时，VCCA＝Vcc的情况使204a反相器在其输出(B)处有效地完成写入‘1的操作。写入‘0的操作与写入‘1的场景互补，即，WrBL＝’0并且WrBLy＝’1，从而使得VCCA＝Vcc-low并且VCCB＝Vcc。图5示出了具有与图3的非对称功率传送电路类似的非对称功率传送电路501的存储器结构，除了在保留期间，反相器被供应有Vcclow电源而非名义上的Vcc电源。在一些情况下，保留电压(例如，寄存器堆位单元的)可以低于其有源的Vmin。因此，在所描绘的电路中，在保留状态期间(例如，当还未执行读取和写入操作时)，Vcclow(而非Vcc)被提供给VCCA和VCCB两者。这可以减小保留状态期间的漏泄功率。然而，在一些实施方式中，可能需要将VCCA和VCCB从Vcclow充电回到Vcc以用于读取操作。图6的表示出了根据一些实施例的图5的电路的操作状态、信号、以及器件状态。在前述描述中，已经阐述了许多具体细节。然而，应当理解，在没有这些具体细节的情况下也可以实践本发明的实施例。在其它实例中，可能并未详细示出公知的电路、结构和技术，以便不会使对本说明书的理解模糊不清。出于这种考虑，对“一个实施例”、“实施例”、“示例性实施例”、“各个实施例”等等的引用指示如此描述的本发明的(多个)实施例可以包括特定特征、结构、或特性，而不是每个实施例都必须包括这些特定特征、结构、或特性。此外，一些实施例可能具有针对其它实施例所描述的特征中的一些特征、全部特征，或者不具有这些特征。在前述描述和所附权利要求中，以下术语应当被理解为如下：可以使用术语“耦合”和“连接”连同它们的派生词。应当理解，这些术语并非旨在作为彼此的同义词。相反，在特定实施例中，“连接”用于指示两个或更多个元件彼此直接物理接触或电接触。“耦合”用于指示两个或更多个元件彼此协作或相互作用，但它们可以直接物理接触或电气接触或者可以不直接物理接触或电气接触。术语“PMOS晶体管”指代P型金属氧化物半导体场效应晶体管。类似地，“NMOS晶体管”指代N型金属氧化物半导体场效应晶体管。应当意识到，无论何时使用术语“MOS晶体管”、“NMOS晶体管”、或“PMOS晶体管”，除非通过它们的使用本质来明确指示或指定，否则就是以示例性方式来使用它们。它们包含不同种类的MOS器件，这些MOS器件包括具有不同VT、材料类型、绝缘体厚度、(多个)栅极构造的器件，仅仅提及几个。此外，除非特别被称为MOS等等，术语晶体管可以包括其它适当的晶体管类型，例如结型场效应晶体管、双极结型晶体管、金属半导体FET、以及各种类型的三维晶体管、MOS或者当前已知的或尚未开发的另外的晶体管。本发明并不限于所描述的实施例，但可以在所附权利要求的精神和范围内的修改和变换的情况下实施本发明。例如，应当意识到，本发明适用于与所有类型的半导体集成电路(“IC”)芯片一起使用。这些IC芯片的示例包括但不限于处理器、控制器、芯片组组件、可编程逻辑阵列(PLA)、存储器芯片、网络芯片等等。还应当意识到，在一些附图中，用线来表示信号导线。一些可能较粗，以指示更多的组成的信号路径；一些具有数字标记，以指示多个组成的信号路径；和/或在一个或多个端部处具有箭头，以指示主要的信息流方向。然而，这不应当以限制性的方式来解释。相反，这种增加的细节可以结合一个或多个示例性实施例来使用，从而有助于更容易地理解电路。任何所表示的信号线(无论是否具有附加的信息)实际上都可以包括一个或多个信号，这些信号可以在多个方向上行进并且可以利用任何适当类型的信号方案(例如，利用不同成对、光纤线、和/或单端线实施的数字或模拟线)来实施。应当意识到，可能已经给出了示例性尺寸/模型/值/范围，尽管本发明并不限于此。由于制造技术(例如，光刻)随着时间而成熟，预期可以制造更小尺寸的器件。另外，为了例示和讨论的简单并且以便于不使得本发明模糊不清，可以或可以不在附图内示出与IC芯片和其它组件的公知的电源/接地连接。此外，可以以框图形式示出布置以使本发明模糊不清，并且还鉴于关于这种框图布置的实施方式的细节高度依赖于要实施本发明的平台的事实，即，这些细节应当完全在本领域技术人员的见识内。在阐述了具体细节(例如，电路)以便描述本发明的示例性实施例的情况下，对于本领域技术人员应当显而易见的是，在没有或具有这些具体细节的情况下实施本发明。因此，本说明书将被认为是说明性的而非限制性的。