存储单元和具有存储单元的存储设备的制作方法

存储单元和具有存储单元的存储设备的制作方法
【专利摘要】本发明公开了一种存储单元和具有存储单元的存储设备。该存储单元包括金属氧化物半导体（MOS）电容器，该金属氧化物半导体（MOS）电容器包括耦接到存贮节点的栅极和耦接到同步控制线的电极。该MOS电容器基于同步控制线上的电压变化将耦合电压添加到栅极。耦合电压可以将存贮节点维持在预定范围内。
【专利说明】存储单元和具有存储单元的存储设备
[0001]对相关申请的交叉引用
[0002]于2013年I月16日提交的且名称为“存储单元和具有存储单元的存储设备”的韩国专利申请N0.10-2013-0004661通过引用被整体合并于此。
【技术领域】
[0003]在此描述的一个或多个实施例涉及半导体器件。
【背景技术】
[0004]已经开发了各种类型的随机存取存储器。被称为静态随机存取存储器(SRAM)的一种类型具有过大尺寸的单元。过大的单元尺寸至少部分地可归因于六个晶体管的使用。使用大尺寸的单元被认为是不期望的，这是因为SRAM的总体密度被降低。
[0005]另一种类型的随机存取存储器被称为逻辑兼容的嵌入式动态随机存取存储器(DRAM)。在这类存储器中，刷新周期相对短，因为每个单元中的数据保持时间相对短。另外，因为在DRAM单元的读操作期间执行破坏性读出，所以每次执行读操作时需要刷新操作。

【发明内容】

[0006]根据一个实施例，一种存储单元包括:写晶体管，包括耦接到写字线的栅电极、耦接到写位线的第一电极和耦接到存贮节点的第二电极；读晶体管，包括耦接到存贮节点的栅电极、耦接到读字线的第一电极和耦接到读位线的第二电极；以及金属氧化物半导体(MOS)电容器，包括耦接到存贮节点的栅电极和耦接到同步控制线的下电极，该下电极被耦接为通过同步控制线接收同步脉冲信号。
[0007]而且，同步脉冲信号可以在写操作中被施加到同步控制线。同步脉冲信号可以与施加到写字线的写字线信号同步地被施加到同步控制线。
[0008]而且，同步脉冲信号可以在读操作中被施加到同步控制线。同步脉冲信号可以与施加到读字线的读字线信号同步地被施加到同步控制线。写晶体管和读晶体管可以是P型MOS晶体管。
[0009]而且，在写操作中，在逻辑低电平被有效的写字线信号被施加到写字线，并且同步脉冲信号与写字线信号同步地在逻辑低电平被有效。
[0010]而且，在读操作中，在逻辑高电平被有效的读字线信号被施加到读字线，并且同步脉冲信号与读字线信号同步地在逻辑低电平被有效。
[0011]而且，写晶体管可以是P型MOS晶体管并且读晶体管是η型MOS晶体管。在写操作中，在逻辑低电平被有效的写字线信号被施加到写字线，并且同步脉冲信号:a)在写字线信号在逻辑低电平被有效之前，维持在逻辑高电平与逻辑低电平之间的第一电平；以及
b)与写字线信号同步地在逻辑低电平被有效。
[0012]而且，在写操作中，在逻辑低电平被有效的写字线信号被施加到写字线，并且同步脉冲信号:a)维持在逻辑高电平与逻辑低电平之间的第一电平；b)在写字线信号在逻辑低电平被有效之前改变为逻辑高电平；以及C)与写字线信号同步地在逻辑低电平被有效。
[0013]而且，在读操作中，在逻辑低电平被有效的读字线信号被施加到读字线，并且同步脉冲信号:a)在读字线信号在逻辑低电平被有效之前，维持在逻辑高电平与逻辑低电平之间的第一电平；以及b)与读字线信号同步地在逻辑高电平被有效。
[0014]而且，MOS电容器包括沿着存储单元的边缘在第一方向上的一个杂质区，该一个杂质区对应于下电极。
[0015]而且，读晶体管的栅电极和MOS电容器的栅电极可以被整体地形成为一个公共电极，并且该一个公共电极包括沿着第一方向与一个杂质区重叠的区域。该一个公共电极可以通过共享的接触件被电连接到写晶体管的第二电极。
[0016]根据另一个实施例，一种存储单元包括:写晶体管，包括耦接到写字线的栅电极、耦接到写位线的第一电极和耦接到存贮节点的第二电极；读晶体管，包括耦接到存贮节点的栅电极、耦接到读字线的第一电极和第二电极；读开关晶体管，包括耦接到读字线的栅电极、耦接到读晶体管的第二电极的第一电极和耦接到读位线的第二电极；以及金属氧化物半导体(MOS)电容器，包括耦接到存贮节点的栅电极和耦接到同步控制线的下电极，该下电极被耦接为通过同步控制线接收同步脉冲信号。
[0017]而且，写晶体管、读晶体管和读开关晶体管可以是P型MOS晶体管。在写操作中，在逻辑低电平被有效的写字线信号被施加到写字线，并且同步脉冲信号与写字线信号同步地在逻辑低电平被有效。在读操作中，在逻辑低电平被有效的读字线信号被施加到读字线，并且同步脉冲信号与读字线信号同步地在逻辑低电平被有效。
[0018]而且，写晶体管可以是P型MOS晶体管，并且读晶体管和读开关晶体管可以是η型MOS晶体管。在写操作中，在逻辑低电平被有效的写字线信号被施加到写字线，并且同步脉冲信号:a)在写字线信号在逻辑低电平被有效之前，维持在逻辑高电平与逻辑低电平之间的第一电平；以及b)与写字线信号同步地在逻辑低电平被有效。
[0019]而且，在写操作中，在逻辑低电平被有效的写字线信号被施加到写字线，并且同步脉冲信号:a)维持在逻辑高电平与逻辑低电平之间的第一电平；b)在写字线信号在逻辑低电平被有效之前改变为逻辑高电平；以及c)与写字线信号同步地在逻辑低电平被有效。
[0020]而且，在读操作中，在逻辑高电平被有效的读字线信号被施加到读字线，并且同步脉冲信号:a)在读字线信号在逻辑高电平被有效之前，维持在逻辑高电平与逻辑高电平之间的第一电平；以及b)与读字线信号同步地在逻辑高电平被有效。
[0021]根据另一个实施例，一种存储设备包括存储单元阵列，该存储单元阵列包括耦接到多个写字线、多个写位线、多个读字线、多个读位线和多个同步控制线的多个存储单元，多个存储单元中的每一个包括:写晶体管，包括耦接到对应的写字线的栅电极、耦接到对应的写位线的第一电极和耦接到存贮节点的第二电极；读晶体管，包括耦接到存贮节点的栅电极、耦接到对应的读字线的第一电极和耦接到对应的读位线的第二电极；以及金属氧化物半导体(MOS )电容器，包括耦接到存贮节点的栅电极和耦接到对应的同步控制线的下电极，该下电极被耦接为通过对应的同步控制线接收同步脉冲信号；和控制器，被配置为通过多个写字线、多个写位线、多个读字线、多个读位线和多个同步控制线来控制存储单元阵列的操作。多个存储单元中的每一个可以与至少一个相邻的存储单元共享MOS电容器。
[0022]根据另一个实施例，一种存储单元包括:存贮节点；和金属氧化物半导体(MOS)电容器，包括耦接到存贮节点的栅极和耦接到同步控制线的电极，该MOS电容器基于同步控制线上的电压变化将耦合电压添加到栅极，该耦合电压将存贮节点维持在预定范围内。预定范围可以对应于逻辑数据值。存贮节点可以耦接在写晶体管和读晶体管之间。MOS电容器可以由至少一个另外的存储单元共享。而且，同步控制线上的电压变化可以发生在读时间或写时间之前。
[0023]附图的简要说明
[0024]通过参考附图来详细描述示意性实施例，特征对于本领域技术人员将明显，在附图中:
[0025]图1图示存储设备的实施例；
[0026]图2图示图1的存储设备中的存储单元的示例；
[0027]图3图示图2的存储单元的布局的示例；
[0028]图4图示图2的存储单元的布局的另一个示例；
[0029]图5图示图2的存储单元的布局的另一个示例；
[0030]图6图示图2的存储单元的布局的另一个示例；
[0031]图7图示图2的存储单元的写操作的时序图； [0032]图8图示图2的存储单元的读操作的时序图；
[0033]图9图示图1的存储设备中的存储单元的另一个示例；
[0034]图10图示图9的存储单元的写操作的时序图；
[0035]图11图示图9的单元的写操作的另一个时序图；
[0036]图12图示图9的存储单元的读操作的时序图；
[0037]图13图示图1的存储设备中的存储单元的另一个示例；
[0038]图14图示图13的存储单元的读操作的时序图；
[0039]图15图示图1的存储设备中的存储单元的另一个示例；
[0040]图16图示图15的存储单元的读操作的时序图；
[0041]图17图示集成电路的实施例；
[0042]图18图示显示器驱动器集成电路的实施例；
[0043]图19图示存储卡的实施例；
[0044]图20图示存储器模块的实施例；
[0045]图21图示移动系统的实施例；和
[0046]图22图示计算系统的实施例。
【具体实施方式】
[0047]现在将在下文中参考附图更全面地描述示例实施例；然而，它们可以具体表现为不同的形式并且不应该被理解为限于在本文阐明的实施例。更确切些，提供这些实施例使得本公开将是彻底的和完全的，并且将向本领域技术人员传达示意性实施方式。贯穿本文相同附图标记指的是相同要素。
[0048]图1图示存储设备10的实施例，其包括存储单元阵列100和控制单元200。存储单元阵列100包括以矩阵形式布置的多个存储单元300。多个存储单元300耦接到多个写字线WffLl，.",WffLn、多个写位线WBL1，…，WBLm、多个读字线RWL1，."，RWLn、多个读位线RBLl，…，RBLm和多个同步控制线SCLl，…，SCLn。这里，η和m表示正整数。
[0049]可以在行方向上形成多个写字线WWL1，…，WWLn、多个读字线RWL1，…，RWLn和多个同步控制线SCL1，…，SCLn，使得多个写字线WWL1，…，WWLn、多个读字线RWLl，…，RWLn和多个同步控制线SCLl，…，SCLn中的每一个可以共同地耦接到相同行中的存储单元300。可以在列方向上形成多个写位线WBL1，…，WBLm和多个读位线RBLl，...，RBLm，使得多个写位线WBL1，".,WBLm和多个读位线RBLl，…，RBLm中的每一个可以共同地耦接到相同列中的存储单元300。
[0050]控制单元200通过多个写字线WffLl，".，WffLru多个写位线WBLl，".，WBLm、多个读字线RWLl，…，RWLn、多个读位线RBLl，…，RBLm和多个同步控制线SCLl，…，SCLn来控制存储单元阵列100的操作。
[0051]例如，控制单元200可以通过将写字线信号施加到多个写字线WWL1，…，WWLn、将同步脉冲信号施加到多个同步控制线SCL1，…，SCLn，并且然后将写数据提供到多个写位线WBL1，…，WBLm来执行写操作。控制单元200可以通过将读字线信号施加到多个读字线RWLI,…，RWLn、将同步脉冲信号施加到多个同步控制线SCL1，…，SCLn，并且然后通过多个读位线RBLl，…，RBLm从存储单元阵列100接收读数据来执行读操作。
[0052]图2图示图1的存储设备中的存储单元300a的示例。参考图2，存储单元300a可以包括写晶体管310、读晶体管320以及金属氧化物半导体(MOS)电容器330。
[0053]如图2所图不的，与晶体管310和读晶体管320可以是P型MOS晶体管。与晶体管310可以包括耦接到写字线WffL的栅电极、耦接到写位线WBL的第一电极和耦接到存贮节点SN的第二电极。读晶体管320可以包括耦接到存贮节点SN的栅电极、耦接到读字线RWL的第一电极和耦接到读位线RBL的第二电极。MOS电容器330可以包括耦接到存贮节点SN的栅电极和耦接到同步控制线SCL的下电极。来自控制单元200的同步脉冲信号可以通过同步控制线SCL被施加到MOS电容器330的下电极。
[0054]图3图示图2的存储单元的布局的示例。在图3中，布局包括对称地布置的四个相邻的存储单元300a。
[0055]参考图3，可以为写晶体管310形成第一有源区311，并且第一栅电极层312可以形成在第一有源区311上方，与第一有源区311交叉。
[0056]第一栅电极层312可以通过第一接触件313耦接到写字线WWL，使得第一栅电极层312可以操作为写晶体管310的栅电极。第一栅电极层312可以在行方向上延伸，使得可以在行方向上与相邻的存储单元300a共享第一栅电极层312。第一接触件313可以形成在存储单元300a的第一边缘上，使得 可以在行方向上与相邻的存储单元300a共享第一接触件313。写字线WffL可以形成在行方向上，使得写字线WffL可以共同地连接到在相同行中布置的存储单元300a的第一接触件313。
[0057]可以在第一有源区311的第一部分和第二部分注入杂质。第一有源区311的第一部分可以位于第一栅电极层312的第一侧上。第一有源区311的第二部分可以位于第一栅电极层312的第二侧上。
[0058]第一有源区311的第一部分可以通过第二接触件314耦接到写位线WBL，使得第一有源区311的第一部分可以操作为写晶体管310的第一电极(例如，漏电极或源电极)。第一有源区311可以在列方向上延伸，使得可以在列方向上与相邻的存储单元300a共享第一有源区311。第二接触件314可以形成在存储单元300a的第二边缘上，使得可以在列方向上与相邻的存储单元300a共享第二接触件314。写位线WBL可以形成在列方向上，使得写位线WBL可以共同地连接到在相同列中布置的存储单元300a的第二接触件314。
[0059]第一有源区311的第二部分可以操作为写晶体管310的第二电极(例如，源电极或漏电极)。
[0060]写晶体管310的沟道区可以形成在位于第一栅电极层312下面的第一有源区311的第三部分。当高于阈值电压的电压被施加在写晶体管310的源极和栅极之间时，在沟道区可以形成反转层。
[0061]另外，可以为读晶体管320形成第二有源区321，可以为MOS晶体管330形成第三有源区331，并且第二栅电极层322可以形成在第二有源区321和第三有源区331两者上方。对于读晶体管的栅电极320和MOS电容器的栅电极330，第二栅电极层322可以是一个公共电极。第二栅电极层322可以操作为存储与写入在存储单元300a中的数据相对应的电荷的存贮节点SN。
[0062]第二栅电极层322可以形成为与第二有源区321交叉。可以在位于第二栅电极层322的第一侧上的第二有源区321的第一部分和在位于第二栅电极层322的第二侧上的第二有源区321的第二部分注入杂质。
[0063]第二有源区321的第一部分可以通过第三接触件323耦接到读字线RWL，使得第二有源区321的第一部分可以操作为读晶体管320的第一电极(例如，漏电极或源电极)。读字线RWL可以形成在行方向上，使得读字线RWL可以共同地连接到在相同行中布置的存储单元300a的第三接触件323。
[0064]第二有源区321的第二部分可以通过第四接触件324耦接到读位线RBL，使得第二有源区321的第二部分可以操作为读晶体管320的第二电极(例如，漏电极或源电极)。第二有源区321可以在列方向上延伸，使得可以在列方向上与相邻的存储单元300a共享第二有源区321。第四接触件324可以形成在存储单元300a的第三边缘上，使得可以在列方向上与相邻的存储单元300a共享第四接触件324。读位线RBL可以形成在列方向上，使得读位线RBL可以共同地连接到在相同列中布置的存储单元300a的第四接触件324。
[0065]读晶体管320的沟道区可以形成在位于第二栅电极层322下面的第二有源区321的第三部分。当高于阈值电压的电压被施加在读晶体管320的源极和栅极之间时，在沟道区可以形成反转层。
[0066]可以在第三有源区331中注入杂质，使得在第三有源区331中可以形成仅仅一个杂质区。第三有源区331可以通过第五接触件332耦接到同步控制线SCL，使得第三有源区331可以操作为MOS电容器330的下电极。也就是说，MOS电容器330可以形成为包括面对栅电极的一个下电极而不是包括源电极和漏电极两者。
[0067]如上所述，因为同步脉冲信号通过同步控制线SCL被施加到MOS电容器330的下电极，所以响应于同步脉冲信号，通过MOS电容器330，耦合可以效应发生在存贮节点SN处。
[0068]如图3所图示的，第三有源区331可以沿着存储单元300a的第四边缘形成在列方向上。第二栅电极层322可以形成为包括沿着列方向与第三有源区331重叠的长区域。在存贮节点SN的电容可以增加，这是因为第二栅电极层322包括与第三有源区331重叠的长重叠区域。因此，响应于同步脉冲信号，通过MOS电容器330，在存贮节点SN处的耦合效应可以增加。
[0069]第三有源区331可以在行方向上延伸，使得可以在行方向上与相邻的存储单元300a共享第三有源区331。第五接触件332可以形成在存储单元300a的第四边缘上，使得可以在行方向上与相邻的存储单元300a共享第五接触件332。因此，在行方向上彼此相邻的两个存储单元300a可以共享一个MOS电容器330。同步控制线SCL可以形成在行方向上，使得同步控制线SCL可以共同地连接到在相同行中布置的存储单元300a的第五接触件332。
[0070]第六接触件315可以形成为连接到第一有源区311的第二部分(即，写晶体管310的第二电极)。第七接触件325可以形成为连接到第二栅电极层322。第六接触件315和第七接触件325可以通过布线而彼此电连接。照此，写晶体管310的第二电极可以耦接到存贮节点SN。
[0071]图4图示图2的存储单元的布局的另一个示例。这个布局包括在存储单元阵列100中对称地布置的四个相邻的存储单元300a。除第三有源区331和第五接触件332的位置外，图4的存储单元300a的布局可以与图3的存储单元300a的布局相同。
[0072]如图4所图示的，第三有源区331可以沿着存储单元300a的第四边缘形成在列方向上，并且可以在行方向和在列方向两者上延伸。因此，可以在行方向上和在列方向上与相邻的存储单元300a共享第三有源区331。另外，第五接触件332可以形成在存储单元300a的顶点上，使得可以与共享存储单元300a的顶点的四个存储单元300a共享第五接触件332。因此，在行方向上和在列方向上彼此相邻的四个存储单元300a可以共享一个MOS电容器330。
[0073]同步控制线SCL可以形成在行方向上，使得同步控制线SCL可以共同地连接到在相同行中形成的第五接触件332。因此，可以对存储单元阵列100的每两个行形成一个同步控制线SCL。照此，存储单元阵列100中的同步控制线SCL的数量可以减少为存储单元阵列100中的行的数量的一半。此外，根据图4的存储单元300a的布局，因为四个存储单元300a共享一个MOS电容器330，所以存储单元300a的尺寸可以减小。
[0074]图5图示图2的存储单元的布局的另一个示例。这个布局包括在存储单元阵列100中对称地布置的四个相邻的存储单元300a。除第一有源区311的第二部分(即，写晶体管310的第二电极)和第二栅电极层322之间的连接外，图5的存储单元300a的布局可以与图3的存储单元300a的布局相同。
[0075]如图5所图示的，第一有源区311的第二部分(即，写晶体管310的第二电极)和第二栅电极层322可以通过共享的接触件333而电连接到彼此。写晶体管310的第二电极可以通过共享的接触件333耦接到存贮节点SN。
[0076]也就是说，根据图5的存储单元300a的布局，因为写晶体管310的第二电极通过一个共享的接触件333 (而不是通过在写晶体管310的第二电极和第二栅电极层322中的每一个上形成的两个接触件)耦接到第二栅电极层322，所以存储单元300a的尺寸可以减小。
[0077]图6图示图2的存储单元的布局的另一个示例。这个布局包括在存储单元阵列100中对称地布置的四个相邻的存储单元300a。除第三有源区331和第五接触件332的位置以及第一有源区311的第二部分(即，写晶体管310的第二电极)和第二栅电极层322之间的连接外，图6的存储单元300a的布局可以与图3的存储单元300a的布局相同。
[0078]图6的存储单元300a的布局中的第三有源区331和第五接触件332的位置可以与图4的存储单元300a的布局相同，并且，图6的存储单元300a的布局中的第一有源区311的第二部分(即，写晶体管310的第二电极)和第二栅电极层322之间的连接可以与图5的存储单元300a的布局相同。
[0079]因此，根据图6的存储单元300a的布局，因为四个相邻的存储单元300a共享一个MOS电容器330并且写晶体管310的第二电极通过一个共享的接触件333 (而不是通过在写晶体管310的第二电极和第二栅电极层322中的每一个上形成的两个接触件)耦接到第二栅电极层322，所以存储单元300a的尺寸可以进一步减小。
[0080]图7图示用于描述图2的存储单元的写操作的时序图。将参考图2和7来描述图2的存储单元300a的写操作。而且，在图7中，供电电压VDD表示逻辑高电平，并且接地电压VSS表示逻辑低电平。在第一时间tl执行用于写入数据“I”的写操作，并且在第三时间t3执行用于写入数据“O”的写操作。
[0081]参考图7，在第一时间tl之前以及在第三时间t3之前的等待模式中，被施加到写字线WffL的写字线信号WffLS可以被保持在逻辑高电平。因为具有逻辑高电平的写字线信号WffLS被施加到写晶体管310的栅电极，所以写晶体管310处于截止状态，使得存贮节点SN可以与写位线WBL断开连接。因此，可以维持存储在存贮节点SN中的数据，即存储在存贮节点SN中的电荷。
[0082]然而，如果泄漏电流在存贮节点SN和写晶体管310的基极(body)之间、和/或在存贮节点SN和读晶体管320的基极之间流动，则不可以维持存储在存贮节点SN中的电荷。随着存贮节点SN的电压VSN与写晶体管310的体的电压之间的差和/或存贮节点SN的电压VSN与读晶体管320的基极的电压之间的差增加，漏电流可以增加。随着漏电流增加，存储单元300a的数据保持时间可以减小。
[0083]因为与晶体管310和读晶体管320被实施为p型MOS晶体管，所以与晶体管310的基极和读晶体管320的基极可以被设置为供电电压VDD。因此，可以要求存贮节点SN的电压VSN保持为尽可能高，以用于减少泄漏电流。
[0084]使用由MOS电容器330、通过同步控制线SCL被施加到MOS电容器330的下电极的同步脉冲信号SPS所引起的耦合效应，存贮节点SN的电压VSN可以增加；存贮节点SN的电压VSN可以在等待模式中保持在逻辑高电平。照此，发生在存贮节点SN的泄漏电流可以减少并且存储单元300a的数据保持时间可以增加。
[0085]当将数据“I”写入在存储单元300a中时，具有逻辑高电平的写位线信号WBLS可以被施加到写位线WBL。在第一时间tl，施加到与存储单元阵列100的所选行相对应的写字线WffL的写字线信号WWLS可以在逻辑低电平被有效，并且同步脉冲信号SPS可以与写字线信号WffLS同步地在逻辑低电平被有效。因此，高于写晶体管310的阈值电压WVth的电压可以被施加在写晶体管310的源极和栅极之间。照此，写晶体管310可以导通，并且可以通过写晶体管310将电荷从写位线WBL提供到存贮节点SN，使得存贮节点SN的电压VSN可以被设置为供电电压VDD。
[0086]在第二时间t2，写字线信号WWLS可以在逻辑高电平被无效，并且同步脉冲信号SPS可以与写字线信号WffLS同步地在逻辑高电平被无效。因为响应于同步脉冲信号SPS从逻辑低电平到逻辑高电平的转换，通过MOS电容器330，可能在存贮节点SN处发生耦合效应，所以存贮节点SN的电压VSN可以增加到高于供电电压VDD的电压。如图7所图示的，在第二时间t2，存贮节点SN的电压VSN可以从供电电压VDD增加第一耦合电压Vcl。
[0087]在第二时间t2之后的等待模式中，同步脉冲信号SPS可以保持在逻辑高电平。因此，如上所述，泄漏电流可以减少。照此，如图7所图示的，由泄漏电流所引起的等待模式中的存贮节点SN的电压VSN的降低速率可以相对较低。
[0088]替换地，当将数据“O”写入在存储单元300a中时，具有逻辑低电平的写位线信号WBLS可以被施加到写位线WBL。在第三时间t3，施加到与存储单元阵列100的所选行相对应的写字线WWL的写字线信号WWLS可以在逻辑低电平被有效，并且同步脉冲信号SPS可以与写字线信号WffLS同步地在逻辑低电平被有效。因为响应于同步脉冲信号SPS从逻辑高电平到逻辑低电平的转换，通过MOS电容器330，可以在存贮节点SN处发生耦合效应，所以存贮节点SN的电压VSN可以降低。
[0089]如果在第三时间t3在逻辑低电平被有效的同步脉冲信号SPS没有被施加到MOS晶体管330的下电极，则存贮节点SN的电压VSN可以降低到比接地电压VSS大写晶体管310的阈值电压WVth的电压。因此，在数据“I”被写入在存储单元300a中的情况下的存贮节点SN的电压VSN与在数据“O”被写入在存储单元300a中的情况下的存贮节点SN的电压VSN之间的差可以比在供电电压VDD和接地电压VSS之间的差小写晶体管310的阈值电压WVth。因此,存储单元300a的数据读出余量(data sensing margin)和数据保持时间可以减小。
[0090]然而，如图7所图示的，在根据示例实施例的存储单元300a中，在写操作中，同步脉冲信号SPS与写字线信号WffLS同步地在逻辑低电平被有效。因此，在第三时间t3的存贮节点SN的电压VSN可以从比接地电压VSS高写晶体管310的阈值电压WVth的电压降低第一稱合电压Vcl。
[0091]在第四时间t4，写字线信号WffLS可以在逻辑高电平被无效，并且同步脉冲信号SPS可以与写字线信号WffLS同步地在逻辑高电平被无效。因为响应于同步脉冲信号SPS从逻辑低电平到逻辑高电平的转换，通过MOS电容器330，可以在存贮节点SN处发生耦合效应，所以存贮节点SN的电压VSN可以增加第一耦合电压Vcl。这进而可以使存贮节点SN的电压VSN对应于比接地电压VSS大写晶体管310的阈值电压WVth的电压。
[0092]在第二时间t4之后的等待模式中，同步脉冲信号SPS可以保持在逻辑高电平。因此，如上所述，泄漏电流可以减少。照此，如图7所图示的，由泄漏电流所引起的等待模式中的存贮节点SN的电压VSN的降低速率可以相对较低。
[0093]结果，如图7所图示的，在数据“I”被写入在存储单元300a中的情况下的存贮节点SN的电压VSN可以是供电电压VDD和第一耦合电压Vcl的总和。在数据“O”被写入在存储单元300a中的情况下的存贮节点SN的电压VSN可以是接地电压VSS和写晶体管310的阈值电压WVth的总和。
[0094]因此，与不包括MOS电容器330的存储单元相比，在数据“ I”被写入在存储单元300a中的情况下的存贮节点SN的电压VSN与在数据“O”被写入在存储单元300a中的情况下的存贮节点SN的电压VSN之间的差可以增加第一耦合电压Vcl。因此，存储单元300a的数据读出余量和数据保持时间可以增加。[0095]图8图示用于描述图2的存储单元的读操作的时序图。将参考图2和图8来描述图2的存储单元300a的读操作。在图8中，供电电压VDD表示逻辑高电平，并且接地电压VSS表示逻辑低电平。而且，在第一时间tl执行用于读取数据“I”的读操作，并且在第三时间t3执行用于读取数据“O”的读操作。
[0096]参考图8，在第一时间tl之前以及在第三时间t3之前的等待模式中，同步脉冲信号SPS可以保持在逻辑高电平，使得泄漏电流可以如上所述地减少。而且，读位线RBL可以被预充电到读操作中的逻辑低电平。
[0097]参考图2，如果包括在非所选行中的存储单元300a存储数据“ O ”并且具有逻辑高电平的读字线信号RWLS被施加到与非所选行相对应的读字线RWL，则读晶体管320可以导通。结果，可以将电荷通过读晶体管320从读字线RWL提供到读位线RBL，并且读位线RBL的电压VRBL可以从预充电的电平增加。因此，可能出现错误，因为在包括在非所选行中的存储单元300a中读位线RBL的电压VRBL可能变化。
[0098]然而，如果具有逻辑低电平的读字线信号RWLS被施加到与非所选行相对应的读字线RWL，那么不管包括在非所选行中的存储单元300a中所存储的数据的逻辑电平如何，高于读晶体管320的阈值电压RVth的电压不可以被施加在读晶体管320的源极和栅极之间。因此，非所选行中的存储单元300a的读晶体管320可以被维持在截止状态中。因此，在包括在非所选行中的存储单元300a中，读位线RBL的电压VRBL可以不变化。
[0099]因此，根据存储单元300a的读操作的一个实施例，在逻辑高电平被有效的读字线信号RWLS可以被施加到与所选行相对应的读字线RWL，并且保持在逻辑低电平的读字线信号RWLS可以被施加到与非所选行相对应的读字线RWL。
[0100]如上参考图7所述的，当数据“I”被存储在存贮节点SN中时，存贮节点SN的电压VSN可以是供电电压VDD和第一耦合电压Vcl的总和。在第一时间tl，施加到与存储单元阵列100的所选行相对应的读字线RWL的读字线信号RWLS可以在逻辑高电平被有效，并且同步脉冲信号SPS可以与读字线信号RWLS同步地在逻辑低电平被有效。因为响应于同步脉冲信号SPS从逻辑高电平到逻辑低电平的转换，通过MOS电容器330，可以在存贮节点SN处发生耦合效应，所以存贮节点SN的电压VSN可以经历较小的降低。
[0101]然而，因为存贮节点SN的电压VSN在第一时间tl之前被保持在高电平，所以存贮节点SN的电压VSN可以不降低到比供电电压VDD低读晶体管320的阈值电压RVth的电压之下。因此，读晶体管320可以被维持在截止状态，使得读位线RBL的电压VRBL可以被维持在预充电状态，即维持在逻辑低电平。
[0102]控制单元200可以读出维持在逻辑低电平的读位线RBL的电压VRBL，并且确定存储单元300a中所存储的数据的值为“I”。
[0103]在第二时间t2，读字线信号RWLS可以在逻辑低电平被无效，并且同步脉冲信号SPS可以与读字线信号RWLS同步地在逻辑高电平被无效。因此，存贮节点SN的电压VSN可以返回到第一时间tl之前的时间的电压。替换地，如上参考图7所述的，当数据“O”被存储在存贮节点SN中时，存贮节点SN的电压VSN可以是接地电压VSS和写晶体管310的阈值电压WVth的总和。
[0104]在第三时间t3，施加到与存储单元阵列100的所选行相对应的读字线RWL的读字线信号RWLS可以在逻辑高电平被有效，并且同步脉冲信号SPS可以与读字线信号RWLS同步地在逻辑低电平被有效。
[0105]因为响应于同步脉冲信号SPS从逻辑高电平到逻辑低电平的转换，通过MOS电容器330，可以在存贮节点SN处发生耦合效应，所以存贮节点SN的电压VSN可以经历较小的降低。因此，读晶体管320可以导通，使得可以将电荷通过读晶体管320从读字线RWL提供到读位线RBL。而且，读位线RBL的电压VRBL可以从预充电状态、即从逻辑低电平增加。
[0106]因为在逻辑低电平被有效的同步脉冲信号SPS在第三时间t3被施加到MOS电容器330的下电极，所以存贮节点SN的电压VSN可以从第三时间t3之前的时间的电压下降(boosted down)。因此，通过读晶体管320从读字线RWL流到读位线RBL的电流也可以升高(boosted up),使得用于控制单元200确定存储单元300a中所存储的数据的值的读出余量可能增加。
[0107]因为具有逻辑低电平的读字线信号RWLS被施加到与非所选行相对应的读字线RWL，所以可以产生下列效应。如果非所选行中的存储单元300a存储数据“O”并且读位线RBL的电压VRBL增加到存贮节点SN的电压VSN和读晶体管320的阈值电压RVth的总和，那么在非所选行中存储数据“O”的存储单元300a的读晶体管320可以导通。结果，电流可以从读位线RBL流到读字线RWL。因此，如图8所图示的，读位线RBL的电压VRBL可以增加到非所选行中的存储单元300a的存贮节点SN的电压VSN和读晶体管320的阈值电压RVth的总和。
[0108]控制单元200可以读出从逻辑低电平增加的读位线RBL的电压VRBL，并且确定存储单元300a中所存储的数据的值为“O”。
[0109]在第四时间t4，读字线信号RWLS可以在逻辑低电平被无效，并且同步脉冲信号SPS可以与读字线信号RWLS同步地在逻辑高电平被无效。因此，存贮节点SN的电压VSN可以返回到第三时间t3之前的时间的电压。
[0110]如上参考图2、7和8所描述的，存储单元300a可以包括耦接到存贮节点SN的MOS电容器330。同步脉冲信号SPS可以在写操作中与写字线信号WWLS同步地被施加到MOS电容器330的下电极。同步脉冲信号SPS也可以在读操作中与读字线信号RWLS同步地被施加到MOS电容器330的下电极。结果，响应于同步脉冲信号SPS，通过MOS电容器330，可以在存贮节点SN处发生耦合效应。因此，存储单元300a的数据保持时间可以增加并且存储单元300a的刷新周期也可以增加。可以通过接连地执行读操作和写操作来执行存储单元300a的刷新操作。
[0111]图9图示可以包括在图1的存储设备中的存储单元300b的另一个示例。存储单元300b可以包括写晶体管310、读晶体管325和金属氧化物半导体(MOS)电容器330。
[0112]写晶体管310可以被实施为P型MOS晶体管并且读晶体管325可以被实施为η型MOS晶体管。写晶体管310可以包括耦接到写字线WffL的栅电极、耦接到写位线WBL的第一电极和耦接到存贮节点SN的第二电极。
[0113]读晶体管325可以包括耦接到存贮节点SN的栅电极、耦接到读字线RWL的第一电极和稱接到读位线RBL的第二电极。
[0114]MOS电容器330可以包括耦接到存贮节点SN的栅电极和耦接到同步控制线SCL的下电极。从控制单元200提供的同步脉冲信号可以通过同步控制线SCL被施加到MOS电容器330的下电极。[0115]除存储单元300b像读晶体管325那样使用η型MOS晶体管以外，图9的存储单元300b可以具有与图3到6中图示的图2的存储单元300a相同的布局。
[0116]图10图示用于描述图9的存储单元的写操作的时序图。将参考图9和10来描述图9的存储单元300b的写操作。在图10中，供电电压VDD表示逻辑高电平，并且接地电压VSS表示逻辑低电平。而且，在第一时间tl执行用于写入数据“I”的写操作，并且在第三时间t3执行用于写入数据“O”的写操作。参考图10，在第一时间tl之前以及在第三时间t3之前的等待模式中，被施加到写字线WffL的写字线信号WffLS可以保持在逻辑高电平。因为具有逻辑高电平的写字线信号WWLS被施加到写晶体管310的栅电极，所以写晶体管310可以被维持在截止状态中，使得存贮节点SN可以与写位线WBL断开连接。因此，可以维持存储在存贮节点SN中的数据，即存储在存贮节点SN中的电荷。
[0117]然而，如果泄漏电流在存贮节点SN和写晶体管310的基极之间，和/或在存贮节点SN和读晶体管325的基极之间流动，则不可以维持存储在存贮节点SN中的电荷。随着存贮节点SN的电压VSN与写晶体管310的基极的电压之间的差和/或存贮节点SN的电压VSN与读晶体管325的基极的电压之间的差增加，泄漏电流可以增加。随着泄漏电流增加，存储单元300b的数据保持时间可以减小。
[0118]如上所述，因为利用P型MOS晶体管来实施写晶体管310，所以写晶体管310的基极可以被设置为供电电压VDD。而且，因为利用η型MOS晶体管来实施读晶体管325，所以读晶体管325的基极可以被设置为接地电压VSS。因此，在等待模式中，通过同步控制线SCL被施加到MOS电容器330的下电极的同步脉冲信号SPS可以被保持在供电电压VDD和接地电压VSS之间的最优或预定电压Vopt。结果，可以减小或最小化在存贮节点SN和写晶体管310的基极之间流动的泄漏电流之和，并且可以减少或最小化在存贮节点SN和读晶体管325的基极之间流动的泄漏电流。照此，存储单元300b的数据保持时间可以增加。
[0119]当将数据“I”写入存储单元300b中时，具有逻辑高电平的写位线信号WBLS可以被施加到写位线WBL。在第一时间tl，施加到与存储单元阵列100的所选行相对应的写字线WffL的写字线信号WffLS可以在逻辑低电平被有效，并且同步脉冲信号SPS可以与写字线信号WffLS同步地在逻辑低电平被有效。因此，高于写晶体管310的阈值电压WVth的电压可以被施加在写晶体管310的源极和栅极之间。照此，写晶体管310可以导通，并且可以通过写晶体管310将电荷从写位线WBL提供到存贮节点SN。结果，存贮节点SN的电压VSN可以被设置为供电电压VDD。
[0120]在第二时间t2，写字线信号WWLS可以在逻辑高电平被无效，并且同步脉冲信号SPS可以与写字线信号WffLS同步地在最优或预定电压Vopt被无效。因为响应于同步脉冲信号SPS从逻辑低电平到最优或预定电压Vopt的转换，通过MOS电容器330，可以在存贮节点SN处发生耦合效应，所以存贮节点SN的电压VSN可以增加到高于供电电压VDD的电压。
[0121]虽然在图7中的存储单元300a的时序图中在第二时间t2同步脉冲信号SPS从逻辑低电平变化到逻辑高电平，但是在图10中的存储单元300b的时序图中在第二时间t2同步脉冲信号SPS从逻辑低电平变化到低于逻辑高电平的最优或预定电压Vopt。因此，在第二时间t2发生在存储单元300b的存贮节点SN的耦合效应可以小于在第二时间t2发生在存储单元300a的存贮节点SN的耦合效应。照此，如图10所图示的，存贮节点SN的电压VSN可以在第二时间t2从供电电压VDD增加低于第一稱合电压Vcl的第二稱合电压Vc2。在至少一个实施例中，Vopt可以是不同于最优值的预定电压以满足例如给定应用的要求。
[0122]在第二时间t2之后的等待模式中，同步脉冲信号SPS可以被保持在最优或预定电压Vopt。因此，如上所述，可以最小化泄漏电流。照此，如图10所图示的，由泄漏电流所引起的等待模式中的存贮节点SN的电压VSN的降低速率可以相对较低。
[0123]替换地，当将数据“O”写入在存储单元300b中时，具有逻辑低电平的写位线信号WBLS可以被施加到写位线WBL。在第三时间t3，被施加到与存储单元阵列100的所选行相对应的写字线WffL的写字线信号WffLS可以在逻辑低电平被有效。同步脉冲信号SPS可以与写字线信号WffLS同步地在逻辑低电平被有效。因为响应于同步脉冲信号SPS从最优或预定电压Vopt到逻辑低电平的转换，通过MOS电容器330，可以在存贮节点SN处发生耦合效应，所以存贮节点SN的电压VSN可以降低。
[0124]如果在逻辑低电平被有效的同步脉冲信号SPS没有在第三时间t3被施加到MOS晶体管330的下电极，则存贮节点SN的电压VSN可以降低到比接地电压VSS高写晶体管310的阈值电压WVth的电压。因此，在数据“I”被写入在存储单元300b中的情况下的存贮节点SN的电压VSN与在数据“O”被写入在存储单元300b中的情况下的存贮节点SN的电压VSN之间的差可以比在供电电压VDD和接地电压VSS之间的差小写晶体管310的阈值电压WVth。因此，存储单元300b的数据读出余量和数据保持时间可以减小。
[0125]然而，在根据示例实施例的存储单元300b中，如图10所图示的，在写操作中，同步脉冲信号SPS与写字线信号WWLS同步地在逻辑低电平被有效。因此，不管写晶体管310的阈值电压WVth如何，存贮节点SN的电压VSN可以在第三时间t3进一步降低。例如，因为在第三时间t3可以发生具有与发生在第二时间t2的耦合效应类似的强度的耦合效应，所以在第三时间t3存贮节点SN的电压VSN可以从比接地电压VSS高写晶体管310的阈值电压WVth的电压降低第二耦合电压Vc2。
[0126]在第四时间t4，写字线信号WffLS可以在逻辑高电平被无效，并且同步脉冲信号SPS可以与写字线信号WffLS同步地在最优或预定电压Vopt被无效。因为响应于同步脉冲信号SPS从逻辑低电平到最优或预定电压Vopt的转换，通过MOS电容器330，可以在存贮节点SN处发生耦合效应，所以存贮节点SN的电压VSN可以增加第二耦合电压Vc2。结果，存贮节点SN的电压VSN可以对应于比接地电压VSS高写晶体管310的阈值电压WVth的电压。
[0127]在第二时间t4之后的等待模式中，同步脉冲信号SPS可以保持在最优或预定电压Vopt0因此，如上所述，可以减少或最小化泄漏电流。照此，如图10所图示的，由泄漏电流所引起的等待模式中的存贮节点SN的电压VSN的降低速率可以相对较低。
[0128]结果，如图10所图示的，在数据“I”被写入在存储单元300b中的情况下，存贮节点SN的电压VSN可以是供电电压VDD和第二耦合电压Vc2的总和。在数据“O”被写入在存储单元300b中的情况下，存贮节点SN的电压VSN可以是接地电压VSS和写晶体管310的阈值电压WVth的总和。因此，与不包括MOS电容器330的存储单元相比，在数据“I”被写入在存储单元300b中的情况下的存贮节点SN的电压VSN与在数据“O”被写入在存储单元300b的情况下的存贮节点SN的电压VSN之间的差可以增加第二耦合电压Vc2。因此，存储单元300a的数据读出余量和数据保持时间可以增加。
[0129]图11图示用于描述图9的存储单元的写操作的另一个时序图。除同步脉冲信号SPS之外，图11的时序图可以与图10的时序图相同。
[0130]参考图11，同步脉冲信号SPS可以在等待模式中保持在最优或预定电压Vopt，并且可以在第五时间t5、即恰在同步脉冲信号SPS与写字线信号WffLS同步地在第一时间tl在逻辑低电平被有效之前改变为逻辑高电平。类似地，同步脉冲信号SPS可以在等待模式中被保持在最优或预定电压Vopt，并且可以在第六时间t6、即恰在同步脉冲信号SPS与写字线信号WffLS同步地在第三时间t3在逻辑低电平被有效之前改变为逻辑高电平。也就是说，同步脉冲信号SPS可以恰在写操作之前从最优或预定电压Vopt转换到逻辑高电平，并且然后在写操作中显著地从逻辑高电平改变到逻辑低电平，以在写操作期间放大通过MOS电容器330发生在存贮节点SN的耦合效应。
[0131]因此，类似于图7的时序图，在数据“I”被写入在存储单元300b中的情况下，存贮节点SN的电压VSN可以是供电电压VDD和第一耦合电压Vcl的总和。在数据“O”被写入在存储单元300b中的情况下，存贮节点SN的电压VSN可以是接地电压VSS和写晶体管310的阈值电压WVth的总和。因此，与不包括MOS电容器330的存储单元相比，在数据“I”被写入在存储单元300b中的情况下的存贮节点SN的电压VSN与在数据“O”被写入在存储单元300b中的情况下的存贮节点SN的电压VSN之间的差可以增加第一耦合电压Vcl。因此，存储单元300b的数据读出余量和数据保持时间可以进一步增加。
[0132]图12图示用于描述图9的存储单元的读操作的时序图。将参考图9和12来描述图9的存储单元300b的读操作。在图12中，供电电压VDD表示逻辑高电平，并且接地电压VSS表示逻辑低电平。而且，在第一时间tl执行用于读取数据“I”的读操作，并且在第三时间t3执行用于读取数据“O”的读操作。
[0133]在第一时间tl之前以及在第三时间t3之前的等待模式中，同步脉冲信号SPS可以被保持在最优或预定电压Vopt，使得如上所述地可以减少或最小化泄漏电流。
[0134]在读操作中，读位线RBL可以被预充电到逻辑高电平。
[0135]参考图9，如果包括在非所选行中的存储单元300b存储数据“ I ”并且具有逻辑低电平的读字线信号RWLS被施加到与非所选行相对应的读字线RWL，则读晶体管325可以导通。结果，电荷可能通过读晶体管325被从读位线RBL放电到读字线RWL，并且读位线RBL的电压VRBL可能从预充电电平降低。因此，可能出现错误，其中在包括在非所选行中的存储单元300b中，读位线RBL的电压VRBL变化。
[0136]然而，如果具有逻辑高电平的读字线信号RWLS被施加到与非所选行相对应的读字线RWL，那么不管包括在非所选行中的存储单元300b中所存储的数据的逻辑电平如何，高于读晶体管325的阈值电压RVth的电压不可以被施加在读晶体管325的源极和栅极之间。因此，非所选行中的存储单元300b的读晶体管325可以被保持在截止状态中。因此，读位线RBL的电压VRBL不会因非所选行中的存储单元300b而变化。
[0137]因此，在根据示例实施例的存储单元300b的读操作中，在逻辑低电平被有效的读字线信号RWLS可以被施加到与所选行相对应的读字线RWL，并且保持在逻辑高电平的读字线信号RWLS可以被施加到与非所选行相对应的读字线RWL。
[0138]如上参考图11所述的，当数据“I”被存储在存贮节点SN中时，存贮节点SN的电压VSN可以是供电电压VDD和第一耦合电压Vcl的总和。在第一时间tl，施加到与存储单元阵列100的所选行相对应的读字线RWL的读字线信号RWLS可以在逻辑低电平被有效，并且同步脉冲信号SPS可以与读字线信号RWLS同步地在逻辑高电平被有效。因为响应于同步脉冲信号SPS从最优或预定电压Vopt到逻辑低电平的转换，通过MOS电容器330，可以在存贮节点SN处发生耦合效应，所以存贮节点SN的电压VSN可以少量增加。因此，读晶体管325可以导通。结果，可以将电荷通过读晶体管325从读位线RBL放电到读字线RWL，并且读位线RBL的电压VRBL可以从预充电状态(即逻辑高电平)降低。
[0139]因为在逻辑高电平被有效的同步脉冲信号SPS在第一时间tl被施加到MOS电容器330的下电极，所以存贮节点SN的电压VSN可以从第一时间tl之前的时间的电压升高。因此，通过读晶体管325从读位线RBL流动到读字线RWL的电流也可以升高。结果，用于控制单元200确定存储单元300b中所存储的数据的值的读出余量可以增加。
[0140]如所指出的，具有逻辑高电平的读字线信号RWLS被施加到与非所选行相对应的读字线RWL。如果非所选行中的存储单元300b存储数据“ I ”并且读位线RBL的电压VRBL从存贮节点SN的电压VSN降低读晶体管325的阈值电压RVth，那么在非所选行中存储数据“I”的存储单元300b的读晶体管325可以导通。结果，电流可以从读字线RWL流到读位线RBL0因此，如图12所图示的，读位线RBL的电压VRBL可以降低到比非所选行中的存储单元300b的存贮节点SN的电压VSN低读晶体管325的阈值电压RVth的电压。
[0141]控制单元200可以读出从逻辑高电平降低的读位线RBL的电压VRBL，并且可以确定存储单元300b中所存储的数据的值为“I”。
[0142]在第二时间t2，读字线信号RWLS可以在逻辑高电平被无效，并且同步脉冲信号SPS可以与读字线信号RWLS同步地在最优或预定电压Vopt被无效。因此，存贮节点SN的电压VSN可以返回到第一时间tl之前的时间的电压。
[0143]替换地，当从存储单元300b中读取数据“O”时，在第三时间t3，施加到读字线RWL的读字线信号RWLS可以在逻辑低电平被有效，并且同步脉冲信号SPS可以与读字线信号RWLS同步地在逻辑高电平被有效。因为响应于同步脉冲信号SPS从最优或预定电压Vopt到逻辑高电平的转换，通过MOS电容器330，可以在存贮节点SN处发生耦合效应，所以存贮节点SN的电压VSN可以少量增加。然而，因为数据“O”(即，逻辑低电平)被存储在存贮节点SN中，所以读晶体管325可以保持在截止状态。因此，读位线RBL的电压VRBL可以被维持在预充电状态，即逻辑高电平。
[0144]控制单元200可以读出维持在逻辑高电平的读位线RBL的电压VRBL，并且确定存储单元300b中所存储的数据的值为“O”。
[0145]在第四时间t4，读字线信号RWLS可以在逻辑高电平被无效，并且同步脉冲信号SPS可以与读字线信号RWLS同步地在最优或预定电压Vopt被无效。因此，存贮节点SN的电压VSN可以返回到第三时间t3之前的时间的电压。
[0146]如上参考图9、10、11和12所描述的，存储单元300b可以包括耦接到存贮节点SN的MOS电容器330。同步脉冲信号SPS可以在写操作中与写字线信号WffLS同步地被施加到MOS电容器330的下电极。同步脉冲信号SPS也可以在读操作中与读字线信号RWLS同步地被施加到MOS电容器330的下电极。结果，响应于同步脉冲信号SPS，通过MOS电容器330，可以在存贮节点SN处发生耦合效应。因此，存储单元300b的数据保持时间可以增加并且存储单元300b的刷新周期也可以增加。在一个实施例中，可以通过接连地执行读操作和写操作来执行存储单元300b的刷新操作。[0147]图13图示可以包括在图1的存储设备中的存储单元300c的另一个示例。参考图
13,存储单兀300c可以包括与晶体管310、读晶体管340、读开关晶体管350和金属氧化物半导体(MOS)电容器330。
[0148]如图13所图示的，可以利用P型MOS晶体管来实施写晶体管310、读晶体管340和读开关晶体管350。
[0149]写晶体管310可以包括耦接到写字线WffL的栅电极、耦接到写位线WBL的第一电极和耦接到存贮节点SN的第二电极。
[0150]读晶体管340可以包括耦接到存贮节点SN的栅电极、耦接到读字线RWL的第一电极和耦接到读开关晶体管350的第二电极。
[0151]读开关晶体管350可以包括耦接到读字线RWL的栅电极、耦接到读晶体管340的第二电极的第一电极和耦接到读位线RBL的第二电极。
[0152]MOS电容器330可以包括耦接到存贮节点SN的栅电极和耦接到同步控制线SCL的下电极。从控制单元200提供的同步脉冲信号可以通过同步控制线SCL被施加到MOS电容器330的下电极。
[0153]连接到读晶体管340的栅电极的图13的写晶体管310和MOS电容器330的结构可以与连接到读晶体管320的栅电极的图2的写晶体管310和MOS电容器330的结构相同。另外，可以利用P型MOS晶体管来实施图13的存储单兀300c中的与晶体管310和读晶体管340。也可以利用P型MOS晶体管来实施图2的存储单元300a中的写晶体管310和读晶体管320。因此，可以以与根据图7的时序图的图2的存储单元300a的写操作同样的方式来执行图13的存储单元300c的写操作。
[0154]图14图示用于描述图13的存储单元300c的读操作的时序图。在图14中，供电电压VDD表示逻辑高电平，并且接地电压VSS表示逻辑低电平。而且，在第一时间tl执行用于读取数据“ I”的读操作，并且在第三时间t3执行用于读取数据“O”的读操作。
[0155]如上参考图7所描述的，因为利用P型MOS晶体管来实施写晶体管310和读晶体管340，所以写晶体管310的基极和读晶体管340的基极可以被设置为供电电压VDD。因此，存贮节点SN的电压VSN可以被保持在高电平(例如，尽可能高)，以用于减少泄漏电流。为了使用由MOS电容器330、通过同步控制线SCL被施加到MOS电容器330的下电极的同步脉冲信号SPS所引起的耦合效应来增加存贮节点SN的电压VSN，同步脉冲信号可以在在第一时间tl之前以及第三时间t3之前的等待模式中被保持在逻辑高电平。照此，出现在存贮节点SN的泄漏电流可以减少并且存储单元300c的数据保持时间可以增加。
[0156]如图14所图示的，读位线RBL可以在读操作中被预充电到逻辑高电平。参考图13，如果具有逻辑高电平的读字线信号RWLS被施加到与非所选行相对应的读字线RWLjP么非所选行中的存储单元300c的读开关晶体管350可以保持在截止状态，使得读位线RBL可以从读字线RWL断开连接。因此，读位线RBL的电压VRBL不会因非所选行中的存储单元300c而变化。
[0157]因此，在根据示例实施例的存储单元300c的读操作中，在逻辑低电平被有效的读字线信号RWLS可以被施加到与所选行相对应的读字线RWL。保持在逻辑高电平的读字线信号RWLS可以被施加到与非选择行相对应的读字线RWL。
[0158]如上参考图7所述的，当数据“I”被存储在存贮节点SN中时，存贮节点SN的电压VSN可以是供电电压VDD和第一耦合电压Vcl的总和。在第一时间tl，施加到与存储单元阵列100的所选行相对应的读字线RWL的读字线信号RWLS可以在逻辑低电平被有效，并且同步脉冲信号SPS可以与读字线信号RWLS同步地在逻辑低电平被有效。因为响应于同步脉冲信号SPS从逻辑高电平到逻辑低电平的转换，通过MOS电容器330，可以在存贮节点SN处发生耦合效应，所以存贮节点SN的电压VSN可以少量降低。
[0159]假设读晶体管340的特性与读开关晶体管350的特性相同，因为读开关晶体管350耦接在读晶体管340和读位线RBL之间，所以存贮节点SN的电压VSN会降低到比供电电压VDD和接地电压VSS的平均值低读晶体管340的阈值电压的电压。因此，即使在逻辑低电平被有效的读字线信号RWLS被施加到读开关晶体管350的栅电极，读晶体管340也可以导通。
[0160]然而，因为存贮节点SN的电压VSN在第一时间tl之前被保持在高电平来存储数据“1”，所以存贮节点SN的电压VSN可以不降低到比供电电压VDD和接地电压VSS的平均值低读晶体管340的阈值电压的电压之下。因此，即使在逻辑低电平被有效的读字线信号RWLS被施加到读开关晶体管350的栅电极，读晶体管340也可以保持在截止状态。结果，读位线RBL的电压VRBL可以维持在预充电状态，即逻辑高电平。
[0161]控制单元200可以读出维持在逻辑高电平的读位线RBL的电压VRBL，并且可以确定存储单元300c中所存储的数据的值为“I”。
[0162]在第二时间t2，读字线信号RWLS可以在逻辑低电平被无效，并且同步脉冲信号SPS可以与读字线信号RWLS同步地在逻辑高电平被无效。因此，存贮节点SN的电压VSN可以返回到第一时间tl之前的时间的电压。
[0163]替换地，如上参考图7所述的，当数据“O”被存储在存贮节点SN中时，存贮节点SN的电压VSN可以是接地电压VSS和写晶体管310的阈值电压WVth的总和。在第三时间t3，施加到与存储单元阵列100的所选行相对应的读字线RWL的读字线信号RWLS可以在逻辑低电平被有效，并且同步脉冲信号SPS可以与读字线信号RWLS同步地在逻辑低电平被有效。
[0164]因为在逻辑低电平被有效的读字线信号RWLS被施加到读开关晶体管350的栅电极，所以读开关晶体管350可以导通。因为响应于同步脉冲信号SPS从逻辑高电平到逻辑低电平的转换，通过MOS电容器330，可以在存贮节点SN处发生耦合效应，所以存贮节点SN的电压VSN可以少量降低。因此，读晶体管340也可以导通，使得可以将电荷通过读开关晶体管350和读晶体管340从读位线RBL放电到读字线RWL。结果，读位线RBL的电压VRBL可以从预充电状态，即从逻辑高电平降低。
[0165]因为在逻辑低电平被有效的同步脉冲信号SPS在第三时间t3被施加到MOS电容器330的下电极，所以存贮节点SN可以从第三时间t3之前的时间的电压下降。因此，通过读开关晶体管350和读晶体管340从读位线RBL流动到读字线RWL的电流也可以升高。结果，用于控制单元200确定存储单元300c中所存储的数据的值的读出余量可以增加。
[0166]因为具有逻辑高电平的读字线信号RWLS被施加到与非所选行相对应的读字线RWL，所以非所选行中的存储单元300c的读开关晶体管350可以保持在截止状态。因此，SP使存贮节点SN的电压VSN降低，在非所选行中的存储单元300c中，电流也不会通过读晶体管340和读开关晶体管350从读字线RWL流动到读位线RBL。照此，如图14所图示的，存贮节点SN的电压VSN可以降低到接地电压VSS。
[0167]控制单元200可以读出降低到逻辑低电平的读位线RBL的电压VRBL，并且确定存储单元300c中所存储的数据的值为“O”。
[0168]在第四时间t4，读字线信号RWLS可以在逻辑高电平被无效，并且同步脉冲信号SPS可以与读字线信号RWLS同步地在逻辑高电平被无效。因此，存贮节点SN的电压VSN可以返回到第三时间t3之前的时间的电压。
[0169]如上参考图13和14所述的，当从存储单元300c中读取数据“I”时，存贮节点SN的电压VSN可以是供电电压VDD。当从存储单元300c中读取数据“O”时，存贮节点SN的电压VSN可以是接地电压VSS。也就是说，因为图13的存储单元进一步包括读开关晶体管350，所以根据存储单元300c中所存储的数据的值，存贮节点SN的电压VSN可以经历从供电电压VDD到接地电压VSS的大的摇摆。因此，存储单元300c的数据保持时间可以进一步增加。
[0170]图15图示可以包括在图1的存储设备中的存储单元300d的另一个示例。存储单元300d可以包括写晶体管310、读晶体管345、读开关晶体管355和金属氧化物半导体(MOS)电容器330。可以利用P型MOS晶体管来实施写晶体管310，并且可以利用η型MOS晶体管来实施读晶体管345和读开关晶体管355。
[0171]写晶体管310可以包括耦接到写字线WffL的栅电极、耦接到写位线WBL的第一电极和耦接到存贮节点SN的第二电极。
[0172]读晶体管345可以包括耦接到存贮节点SN的栅电极、耦接到读字线RWL的第一电极和耦接到读开关晶体管355的第一电极的第二电极。
[0173]读开关晶体管355可以包括耦接到读字线RWL的栅电极、耦接到读晶体管345的第二电极的第一电极和耦接到读位线RBL的第二电极。
[0174]MOS电容器330可以包括耦接到存贮节点SN的栅电极和耦接到同步控制线SCL的下电极。从控制单元200提供的同步脉冲信号可以通过同步控制线SCL被施加到MOS电容器330的下电极。
[0175]连接到读晶体管345的栅电极的图15的写晶体管310和MOS电容器330的结构可以与连接到读晶体管325的栅电极的图9的写晶体管310和MOS电容器330的结构相同。另外，可以分别利用P型MOS晶体管和η型MOS晶体管来实施图15的存储单元300d中的写晶体管310和读晶体管345。也可以分别利用P型MOS晶体管和η型MOS晶体管来实施图9的存储单元300b中的写晶体管310和读晶体管325。因此，可以以与根据图10或11的时序图的图9的存储单元300b的写操作同样的方式来执行图15的存储单元300d的写操作。
[0176]图16图示用于描述图15的存储单元300d的读操作的时序图。在图16中，供电电压VDD表示逻辑高电平，并且接地电压VSS表示逻辑低电平。在第一时间tl执行用于读取数据“I”的读操作，并且在第三时间t3执行用于读取数据“O”的读操作。
[0177]如上参考图10所述的，因为利用P型MOS晶体管来实施写晶体管310，所以写晶体管310的基极可以被设置为供电电压VDD。因为利用η型MOS晶体管来实施读晶体管345，所以读晶体管345的基极可以被设置为接地电压VSS。因此，在第一时间tl之前以及第三时间t3之前的等待模式中，通过同步控制线SCL被施加到MOS电容器330的下电极的同步脉冲信号SPS可以被保持在供电电压VDD和接地电压VSS之间的最优或预定电压Vopt。这可以减少或最小化在存节点SN和与晶体管310的基极之间流动的泄漏电流以及在存节点SN和读晶体管345的基极之间流动的泄漏电流的总和。照此，存储单元300d的数据保持时间可以增加。
[0178]如图16所图示的，读位线RBL可以在读操作中被预充电到逻辑低电平。参考图15，如果具有逻辑低电平的读字线信号RWLS被施加到与非所选行相对应的读字线RWLjP么非所选行中的存储单元300d的读开关晶体管355可以保持在截止状态，使得读位线RBL可以从读字线RWL断开连接。因此，读位线RBL的电压VRBL不会因非所选行中的存储单元300d而变化。
[0179]因此，在根据示例实施例的存储单元300d的读操作中，在逻辑高电平被有效的读字线信号RWLS可以被施加到与所选行相对应的读字线RWL。保持在逻辑低电平的读字线信号RWLS可以被施加到与非选择行相对应的读字线RWL。
[0180]如上参考图11所述的，当数据“I”被存储在存贮节点SN中时，存贮节点SN的电压VSN可以是供电电压VDD和第一耦合电压Vcl的总和。在第一时间tl，被施加到与存储单元阵列100的所选行相对应的读字线RWL的读字线信号RWLS可以在逻辑高电平被有效。同步脉冲信号SPS可以与读字线信号RWLS同步地在逻辑高电平被有效。因为在逻辑高电平被有效的读字线信号RWLS被施加到读开关晶体管355的栅电极，所以读开关晶体管355可以导通。
[0181]因为响应于同步脉冲信号SPS从最优或预定电压Vopt到逻辑高电平的转换，通过MOS电容器330，可以在存贮节点SN处发生耦合效应，所以存贮节点SN的电压VSN可以少量增加。因此，读晶体管345也可以导通，使得可以将电荷通过读晶体管345从读字线RWL提供到读位线RBL。而且，读开关晶体管355和读位线RBL的电压VRBL可以从预充电状态，即从逻辑低电平增加。
[0182]因为在逻辑高电平被有效的同步脉冲信号SPS在第一时间tl被施加到MOS电容器330的下电极，所以存贮节点SN的电压VSN可以从第一时间tl之前的时间的电压升高。因此，通过读晶体管345和读开关晶体管355从读字线RWL流动到读位线RBL的电流也可以升高。结果，用于控制单元200确定存储单元300d中所存储的数据的值的读出余量可以增加。
[0183]因为具有逻辑低电平的读字线信号RWLS被施加到与非所选行相对应的读字线RWL，所以包括在非所选行中的存储单元300d的读开关晶体管355可以被保持在截止状态。因此，即使存贮节点SN的电压VSN增加，在非所选行中的存储单元300d中，电流也不会通过读开关晶体管355和读晶体管345从读位线RBL流动到读字线RWL。照此，如图16所图示的，存贮节点SN的电压VSN可以增加到直至供电电压VDD。
[0184]控制单元200可以读出增加到逻辑高电平的读位线RBL的电压VRBL，并且确定存储单元300d中所存储的数据的值为“I”。
[0185]在第二时间t2，读字线信号RWLS可以在逻辑低电平被无效，并且同步脉冲信号SPS可以与读字线信号RWLS同步地在最优或预定电压Vopt被无效。因此，存贮节点SN的电压VSN可以返回到第一时间tl之前的时间的电压。
[0186]替换地，如上参考图11所述的，当数据“O”被存储在存贮节点SN中时，存贮节点SN的电压VSN可以是接地电压VSS和写晶体管310的阈值电压WVth的总和。在第三时间t3，施加到与存储单元阵列100的所选行相对应的读字线RWL的读字线信号RWLS可以在逻辑高电平被有效。同步脉冲信号SPS可以与读字线信号RWLS同步地在逻辑高电平被有效。
[0187]因为响应于同步脉冲信号SPS从最优或预定电压Vopt到逻辑高电平的转换，通过MOS电容器330，可以在存贮节点SN处发生耦合效应，所以存贮节点SN的电压VSN可以少量增加。假设读晶体管345的特性与读开关晶体管355的特性相同，则因为读开关晶体管355耦接在读晶体管345和读位线RBL之间，所以存贮节点SN的电压VSN会增加到直至比供电电压VDD和接地电压VSS的平均值高读晶体管345的阈值电压的电压。结果，即使在逻辑高电平被有效的读字线信号RWLS被施加到读开关晶体管355的栅电极，读晶体管345也可以导通。
[0188]然而，因为存贮节点SN的电压VSN在第三时间t3之前被保持在低电平来存储数据“0”，所以存贮节点SN的电压VSN不可以增加到高于比供电电压VDD和接地电压VSS的平均值高读晶体管345的阈值电压的电压。因此，即使在逻辑高电平被有效的读字线信号RWLS被施加到读开关晶体管355的栅电极，读晶体管345也可以被保持在截止状态。结果，读位线RBL的电压VRBL可以维持在预充电状态，即逻辑低电平。
[0189]控制单元200可以读出维持在逻辑低电平的读位线RBL的电压VRBL，并且确定存储单元300d中所存储的数据的值为“O”。
[0190]在第四时间 t4，读字线信号RWLS可以在逻辑低电平被无效，并且同步脉冲信号SPS可以与读字线信号RWLS同步地在最优或预定电压Vopt被无效。因此，存贮节点SN的电压VSN可以返回到第三时间t3之前的时间的电压。
[0191]如上参考图15和16所述的，当从存储单元300d中读取数据“I”时，存贮节点SN的电压VSN可以是供电电压VDD。当从存储单元300d中读取数据“O”时，存贮节点SN的电压VSN可以是接地电压VSS。也就是说，因为图15的存储单元300d进一步包括读开关晶体管355，所以根据存储单元300d中所存储的数据的值，存贮节点SN的电压VSN可以经历从供电电压VDD到接地电压VSS的大的摇摆。因此，存储单元300d的数据保持时间可以进一步增加。
[0192]再次参考图1，控制单元200可以包括行译码器210、多个写字线驱动器WWLD211、多个读字线驱动器RWLD215、多个同步控制线驱动器SCLD213、列译码器220、写列选择驱动器WCSD223、读列选择驱动器RCSD221、多个预充电电路PCC225、多个写位线驱动器WBLD227和多个读出放大器229。
[0193]行译码器210可以基于行地址RADDR向多个写字线驱动器211、多个读字线驱动器215和多个同步控制线驱动器213提供行选择信号。
[0194]多个写字线驱动器211中的每一个可以基于行选择信号通过相应的写字线WffLl，…，WffLn向存储单元300提供写字线信号WWLS。
[0195]多个读字线驱动器215中的每一个可以基于行选择信号通过相应的读字线RWLI,…，RffLn向存储单元300提供读字线信号WWLS。
[0196]多个同步控制线驱动器213中的每一个可以基于行选择信号通过相应的同步控制线SCL1，…，SCLn向存储单元300提供同步脉冲信号SPS。
[0197]多个预充电电路225中的每一个可以在读操作中将相应的读位线RBL1，-,RBLm预充电到预充电电压。
[0198]列译码器220可以在写操作中基于列地址CADDR向写列选择驱动器223提供列选择信号，并且在读操作中基于列地址CADDR向读列选择驱动器221提供列选择信号。
[0199]写列选择驱动器223可以基于列选择信号来选择多个写位线驱动器227。读列选择驱动器221可以基于列选择信号来选择多个读出放大器229。
[0200]在写操作中，行译码器210可以基于行地址RADDR来选择多个写字线驱动器211中的一个和多个同步控制线驱动器213中的一个。所选择的写字线驱动器211可以通过写字线WffL向存储单元300提供写字线信号WWLS。所选择的同步控制线驱动器213可以通过同步控制线SCL向存储单元300提供同步脉冲信号SPS。
[0201]在写操作中，列译码器220可以基于列地址CADDR控制写列选择驱动器223以选择多个写位线驱动器227。
[0202]通过数据盘230接收的写数据可以通过全局数据线231和局部数据线232被提供到写位线驱动器227，并且写位线驱动器227可以将写数据施加到写位线WBL1，…，WBLm。因此，写数据可以被写入到耦接到所选择的写字线WWL的存储单元300中。
[0203]替换地，在读操作中，列译码器220可以基于列地址CADDR控制读列选择驱动器221以选择多个读出放大器229。多个预充电电路225中的每一个可以将相应的读位线RBLl,…，RBLm预充电到预充电电压。
[0204]另外，在读操作中，行译码器210可以基于行地址RADDR来选择多个读字线驱动器215中的一个和多个同步控制线驱动器213中的一个。所选择的读字线驱动器215可以通过读字线RWL向存储单元300提供读字线信号RWLS。所选择的同步控制线驱动器213可以通过同步控制线SCL向存储单元300提供同步脉冲信号SPS。
[0205]因此，耦接到所选择的读字线RWL的存储单元300中所存储的数据可以通过读位线RBL1，…，RBLm被提供到读出放大器229。读出放大器229可以通过比较通过读位线RBLl,…，RBLm接收的信号与基准信号REF来确定存储单元300中所存储的数据的值。所确定的数据可以通过局部数据线232、全局数据线231和数据盘230被输出。
[0206]图17图示包括核410和存储设备820的集成电路400的实施例。例如，集成电路400可以是应用处理器(AP)、微处理器、中央处理器(CPU)、专用集成电路(ASIC)等等。
[0207]例如，核410可以是执行预定逻辑操作的逻辑核，或可以是取出指令或数据并且处理所取出的指令或所取出的数据的处理器核。核410可以使用存储设备420作为高速缓存存储器。例如，核410可以将从外部存储设备提供的指令或数据暂时存储在存储设备420中。
[0208]包括在存储设备420中的存储单元中的每一个可以包括写晶体管、读晶体管和金属氧化物半导体(MOS)电容器。写晶体管可以包括耦接到写字线的栅电极、耦接到写位线的第一电极和耦接到存贮节点的第二电极。读晶体管可以包括耦接到存贮节点的栅电极、耦接到读字线的第一电极和耦接到读位线的第二电极。MOS电容器330可以包括耦接到存贮节点SN的栅电极和耦接到同步控制线SCL的下电极。
[0209] 同步脉冲信号可以在写操作中与写字线信号同步地被施加到MOS电容器的下电极，并且可以在读操作中与读字线信号同步地被施加到MOS电容器的下电极。因此，响应于同步脉冲信号，通过MOS电容器330，可以在存贮节点发生耦合效应。结果，存储设备420中的存储单元的数据保持时间可以增加。
[0210]而且，存储设备420可以具有与动态随机存取存储器(DRAM)相比较更长的数据保持时间和与静态随机存取存储器(SRAM)相比较更高的密度。可以利用图1的存储设备10来具体化存储设备420。
[0211]图18图示包括时序控制器510、存储设备520、栅极驱动器530和源极驱动器540的集成的显示器驱动器500的实施例。时序控制器510可以响应于从外部主机接收的定时信号来控制栅极驱动器530和源极驱动器540的操作。
[0212]存储设备520可以逐帧地或逐行地存储从外部主机提供的图像数据。栅极驱动器530可以使显示面板(未示出)中的像素晶体管(例如，薄膜晶体管(TFT))导通。源极驱动器540可以基于存储在存储设备520中的图像数据向显示面板中的像素施加数据电压。
[0213]存储设备520中的存储单元中的每一个可以包括写晶体管、读晶体管和金属氧化物半导体(MOS)电容器。写晶体管可以包括耦接到写字线的栅电极、耦接到写位线的第一电极和耦接到存贮节点的第二电极。读晶体管可以包括耦接到存贮节点的栅电极、耦接到读字线的第一电极和耦接到读位线的第二电极。MOS电容器330可以包括耦接到存贮节点SN的栅电极和耦接到同步控制线SCL的下电极。
[0214]同步脉冲信号可以在写操作中与写字线信号同步地被施加到MOS电容器的下电极，并且可以在读操作中与读字线信号同步地被施加到MOS电容器的下电极。因此，响应于同步脉冲信号，通过MOS电容器330，可以在存贮节点发生耦合效应。结果，包括在存储设备520中的存储单元的数据保持时间可以增加。
[0215]而且，存储设备520可以具有与动态随机存取存储器(DRAM)相比较更长的数据保持时间和与静态随机存取存储器(SRAM)相比较的更高的密度。可以利用图1的存储设备10来体现存储设备520。
[0216]图19图示包括多个连接引脚610、控制器620、存储设备625和非易失性存储设备NVM630的存储卡600的实施例。根据示例实施例，存储卡600可以是任何类型的存储卡，包括但不限于:多媒体卡(MMC)、安全数字(SD)卡、微型SD卡、记忆棒、标识(ID)卡、个人计算机存储器卡国际协会(PCMCIA)卡、芯片卡、通用串行总线(USB)卡、智能卡、紧凑式闪存(CF)卡、嵌入式多媒体卡(eMMC)、混合嵌入式多媒体卡(混合eMMC)等等。
[0217]多个连接引脚610可以耦接到外部主机以在外部主机和存储卡600之间传送/接收信号。多个连接引脚610可以包括时钟引脚、命令引脚、数据引脚，和/或复位引脚。根据示例实施例，存储卡600可以附着于诸如移动式电话、智能电话、个人数字助理(PDA)、便推式多媒体播放机(PMP)、数字式照相机、音乐播放机、便推式游戏控制台、导航设备、个人电脑(PC)、服务器计算机、工作站、平板式计算机、膝上型计算机、数字电视、机顶盒等等的任何计算系统。
[0218]控制器620可以从外部主机接收数据并且可以控制非易失性存储设备630来存储所接收的数据。此外，控制器620可以控制非易失性存储设备630以将所存储的数据提供到外部主机。控制器620可以包括存储设备625作为缓冲存储器以暂时地存储在外部主机和非易失性存储设备630之间传递的数据。在一些实施例中，存储设备625可以存储地址转换表，用于管理非易失性存储设备630的块。
[0219]存储设备625中的存储单元中的每一个可以包括写晶体管、读晶体管和金属氧化物半导体(MOS)电容器。写晶体管可以包括耦接到写字线的栅电极、耦接到写位线的第一电极和耦接到存贮节点的第二电极。读晶体管可以包括耦接到存贮节点的栅电极、耦接到读字线的第一电极和耦接到读位线的第二电极。MOS电容器可以包括耦接到存贮节点SN的栅电极和耦接到同步控制线SCL的下电极。
[0220]同步脉冲信号可以在写操作中与写字线信号同步地被施加到MOS电容器的下电极。同步脉冲信号可以在读操作中与读字线信号同步地被施加到MOS电容器的下电极。因此，响应于同步脉冲信号，通过MOS电容器330，可以在存贮节点发生耦合效应。因此，存储设备625中的存储单元的数据保持时间可以增加。
[0221]在一个实施例中，存储设备625可以具有与动态随机存取存储器(DRAM)相比较更长的数据保持时间和与静态随机存取存储器(SRAM)相比较的更高的密度。可以利用图1的存储设备10来体现存储设备625。
[0222]图20图示可以包括多个存储设备720的存储器模块700的实施例。存储器模块700例如可以是无缓冲双列直插式存储器模块(UDIMM)、寄存式双列直插式存储器模块(RDIMM)、全缓冲双列直插式存储器模块(FBDIMM)、降载双列直插式存储器模块LRDIMM等
坐寸ο
[0223]存储器模块700可以进一步包括通过多个传输线从存储器控制器接收命令信号、地址信号和数据的缓冲器710。存储器模块700可以缓冲命令信号、地址信号和数据以向多个存储设备720提供命令信号、地址信号和数据。
[0224]在一些示例实施例中，在缓冲器710和多个存储设备720之间的数据传输线可以按照点对点拓扑来耦接。在缓冲器710和多个存储设备720之间的命令传输线和地址传输线可以例如按照多点式拓扑、菊花链拓扑、fly-by菊花链拓扑等等来耦接。因为缓冲器710缓冲命令信号、地址信号和数据，所以存储器控制器可以通过仅仅驱动缓冲器710的负载来与存储器模块700对接。因此，存储器模块700可以包括更多存储设备720和/或更多存储器区块，并且存储器系统可以包括更多存储器模件700。
[0225]包括在存储设备720中的存储单元中的每一个可以包括写晶体管、读晶体管和金属氧化物半导体(MOS)电容器。写晶体管可以包括耦接到写字线的栅电极、耦接到写位线的第一电极和耦接到存贮节点的第二电极。读晶体管可以包括耦接到存贮节点的栅电极、耦接到读字线的第一电极和耦接到读位线的第二电极。MOS电容器可以包括耦接到存贮节点SN的栅电极和耦接到同步控制线SCL的下电极。同步脉冲信号可以在写操作中与写字线信号同步地被施加到MOS电容器的下电极，并且也可以在读操作中与读字线信号同步地被施加到MOS电容器的下电极。结果，响应于同步脉冲信号，通过MOS电容器330，可以在存贮节点处发生耦合效应。因此，包括在存储设备720中的存储单元的数据保持时间可以增加。
[0226]存储设备720可以具有与动态随机存取存储器(DRAM)相比较更长的数据保持时间和与静态随机存取存储器(SRAM)相比较的更高的密度。可以利用图1的存储设备10来体现存储设备720。
[0227]图21图示移动系统800的实施例，其包括应用处理器810、连接单元820、用户接口 830、非易失性存储设备NVM840、存储设备850和电源860。移动系统800例如可以是移动式电话、智能电话、个人数字助理(PDA)、便推式多媒体播放机(PMP)、数字式照相机、音乐播放机、便携式游戏控制台、导航系统等等。
[0228]应用处理器810可以执行诸如web浏览器、游戏应用、视频播放器等等的应用。应用处理器810可以包括单个核或多个核。例如，该应用处理器810可以是诸如双核处理器、四核处理器、六核处理器等等的多核处理器。应用处理器810也可以包括内部或外部高速缓存存储器。
[0229]连接单元820可以执行与外部设备的有线或无线通信。例如，连接单元820可以执行以太网通信、近场通信(NFC)、无线电频率识别(RFID)通信、移动电信、存储卡通信、通用串行总线(USB)通信等等。在一些实施例中，连接单元820可以包括支持诸如全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、宽带码分多址(WCDMA)、高速下行链路/上行链路分组接入(HSxPA)等等的通信的基带芯片组。
[0230]存储设备850可以存储由应用处理器810处理的数据，或可以操作为工作存储器。存储设备850中的存储单元中的每一个可以包括写晶体管、读晶体管和金属氧化物半导体(MOS)电容器。写晶体管可以包括耦接到写字线的栅电极、耦接到写位线的第一电极和耦接到存贮节点的第二电极。读晶体管可以包括耦接到存贮节点的栅电极、耦接到读字线的第一电极和耦接到读位线的第二电极。MOS电容器可以包括耦接到存贮节点SN的栅电极和耦接到同步控制线SCL的下电极。
[0231]同步脉冲信号可以在写操作中与写字线信号同步地被施加到MOS电容器的下电极，并且可以在读操作中与读字线信号同步地被施加到MOS电容器的下电极。结果，响应于同步脉冲信号，通过MOS电容器330，可以在存贮节点处发生耦合效应。因此，包括在存储设备850中的存储单元的数据保持时间可以增加。
[0232]存储设备850可以具有与动态随机存取存储器(DRAM)相比较更长的数据保持时间和与静态随机存取存储器(SRAM)相比较的更高的密度。可以利用图1的存储设备10来体现存储设备850。
[0233]在一个实施例中，非易失性存储设备840可以存储用于引导移动系统800的引导镜像。例如，非易失性存储设备840可以是电可擦可编程只读存储器(EEPR0M)、闪速存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合体随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)
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[0234]用户接口 830可以包括诸如小键盘、触摸屏等等的至少一个输入设备和诸如扬声器、显示器设备等等的至少一个输出设备。电源860可以向移动系统800提供电源电压。
[0235]在一些实施例中，移动系统800可以包括图像处理器，和/或诸如存储卡的存贮器设备、固态驱动器(SSD )、硬盘驱动器(HDD )、CD-ROM等等。
[0236]在一些实施例中，移动系统800和/或移动系统800的部件可以以各种形式来包装，诸如PoP (Package on Package，层叠封装)、球栅阵列(Ball grid array，BGA )、芯片尺寸封装(Chip scale package，CSP)、塑料带引线芯片载体(Plastic Leaded ChipCarrier, PLCC)、塑料双列直插封装(Plastic Dual In Line Package，PDIP)、叠片内裸片封装(Die in Waffle Pack)、晶片内裸片形式(Die in Wafer Form)、板上芯片(Chip OnBoard, COB)、陶瓷双列直插封装(Ceramic Dual In-Line Package，CERDIP)、塑料标准四边扁平封装(Metric Quad Flat Pack，MQFP)、薄型四边扁平封装(Thin Quad Flatpack，TQFP)、小外型 IC (Small Outline IC, SOIC)、缩小型小外型封装(Shrink Small OutlinePackage, SSOP)、薄型小外型封装(Thin Small Outline, TSOP)、系统级封装(System InPackage, SIP)、多芯片封装(Multi Chip Package, MCP)、晶片级结构封装(Wafer-levelFabricated Package, WFP)、或晶片级处理堆叠封装(Wafer-Level Processed StackPackage, WSP)。
[0237]图22图示计算系统900，其包括处理器910、输入/输出集线器(IOH)920、输入/输出控制器集线器(ICH) 930、至少一个存储器模块940，和图形卡950。在一些实施例中，计算系统900可以是个人电脑(PC)、服务器计算机、工作站、平板式计算机、膝上型计算机、移动式电话、智能电话、个人数字助理(PDA)、便推式多媒体播放机(PMP)、数字式照相机、数字电视、机顶盒、音乐播放机、便携式游戏控制台、导航系统等等。
[0238]处理器910可以执行各种计算功能，诸如执行用于执行特定计算或任务的特定软件。例如，处理器910可以是微处理器、中央处理单元(CPU)、数字信号处理器等等。处理器910可以包括单个核或多个核。例如，处理器910可以是诸如双核处理器、四核处理器、六核处理器等等的多核处理器。虽然图22图示计算系统900包括一个处理器910，但是在一些实施例中，计算系统900可以包括多个处理器。
[0239]处理器910可以包括存储器控制器，用于控制存储器模块940的操作。包括在处理器910中的存储器控制器可以被称为集成存储器控制器(IMC)。在存储器控制器和存储器模块940之间的存储器接口可以利用包括多个信号线的单个信道来实施，或者可以利用多个信道来实施，其中至少一个存储器模块940可以耦接到多个信道中的每一个。在一些实施例中，存储器控制器可以位于输入/输出集线器920内部。包括存储器控制器的输入/输出集线器920可以被称为存储器控制器集线器(MCH)。
[0240]存储器模块940可以包括存储从存储器控制器提供的数据的多个存储设备MEM941。存储设备941中的存储单元中的每一个可以包括写晶体管、读晶体管和金属氧化物半导体(MOS)电容器。写晶体管可以包括耦接到写字线的栅电极、耦接到写位线的第一电极和耦接到存贮节点的第二电极。读晶体管可以包括耦接到存贮节点的栅电极、耦接到读字线的第一电极和耦接到读位线的第二电极。MOS电容器可以包括耦接到存贮节点SN的栅电极和耦接到同步控制线SCL的下电极。
[0241]同步脉冲信号可以在写操作中与写字线信号同步地被施加到MOS电容器的下电极，并且也可以在读操作中与读字线信号同步地被施加到MOS电容器的下电极。结果，响应于同步脉冲信号，通过MOS电容器330，可以在存贮节点处发生耦合效应。因此，包括在存储设备941中的存储单元的数据保持时间可以增加。
[0242]存储设备941可以具有与动态随机存取存储器(DRAM)相比较更长的数据保持时间和与静态随机存取存储器(SRAM)相比较的更高的密度。可以利用图1的存储设备10来体现存储设备941。
[0243]输入/输出集线器920可以管理在处理器910和诸如图形卡950的设备之间的数据传递。输入/输出集线器920可以经由各种接口耦接到处理器910。例如，处理器910和输入/输出集线器920之间的接口可以是前端总线(FSB)、系统总线、超传输、闪电数据传送(LDT)、快速通道互联(QPI)、公共系统接口(CSI)等等。输入/输出集线器920可以提供与设备的各种接口。例如，输入/输出集线器920可以提供加速图形端口(AGP)接口、周边部件接口快速(PCIe)、通信串流架构(CSA)等等。虽然图22图示计算系统900包括一个输入/输出集线器920，但是在一些实施例中，计算系统900可以包括多个输入/输出集线器。
[0244]图形卡950可以经由AGP或PCIe耦接到输入/输出集线器920。图形卡950可以控制显示器设备以显示图像。图形卡950可以包括用于处理图像数据的内部处理器和内部存储设备。在一些实施例中，输入/输出集线器920可以与外部的图形卡950 —起包括内部图形设备，或者包括内部图形设备来代替外部的图形卡950。包括在输入/输出集线器920中的图形设备可以被称为集成图形设备。此外，包括内部存储器控制器和内部图形设备的输入/输出集线器920可以被称为图形和存储器控制器集线器(GMCH)。
[0245]输入/输出控制器集线器930可以执行数据缓冲和接口仲裁以高效地操作各种系统接口。输入/输出控制器集线器930可以经由诸如直接媒体接口(DMI )、集线器接口、企业南桥接口(ESI)、PCIe等等的内部总线耦接到输入/输出集线器920。
[0246]输入/输出控制器集线器930可以提供与外围设备的各种接口。例如，输入/输出控制器集线器930可以提供通用串行总线(USB)端口、串行高级技术附件(SATA)端口、通用输入/输出(GP10)、低引脚数(LPC)总线、串行外围接口(SPI)、PC1、PCIe等等。
[0247]在一些实施例中，处理器910、输入/输出集线器920和输入/输出控制器集线器930可以被实施为单独的芯片组或单独的集成电路。在其他的实施例中，处理器910、输入/输出集线器920和输入/输出控制器集线器930中的至少两个可以被实施为单个芯片组。
[0248]在本文已经公开了示例实施例，并且虽然采用了特定术语，但它们被使用且用于进行一般和描述意义的解释且目的不是进行限制。在一些情况下，自提交本申请起，对于本领域普通技术人员明显的是，与特定实施例结合所描述的特征、特性和/或要素可以单独地使用或同与其他的实施例结合描述的特征、特性和/或要素组合地使用，除非另外其他明确的指示。因此，本领域技术人员应当理解，在没有脱离如在所附权利要求中阐明的本发明的精神和范围的情况下，可以进行形式和细节上的各种变化。
【权利要求】
1.一种存储单元，包括: 写晶体管，包括耦接到写字线的栅电极、耦接到写位线的第一电极和耦接到存贮节点的第二电极； 读晶体管，包括耦接到存贮节点的栅电极、耦接到读字线的第一电极和耦接到读位线的第二电极；以及 金属氧化物半导体(MOS)电容器，包括耦接到存贮节点的栅电极和耦接到同步控制线的下电极，该下电极被耦接为通过同步控制线接收同步脉冲信号。
2.根据权利要求1所述的存储单元，其中，同步脉冲信号在写操作中被施加到同步控制线。
3.根据权利要求2所述的存储单元，其中，同步脉冲信号与施加到写字线的写字线信号同步地被施加到同步控制线。
4.根据权利要求1所述的存储单元，其中，同步脉冲信号在读操作中被施加到同步控制线。
5.根据权利要求 4所述的存储单元，其中，同步脉冲信号与施加到读字线的读字线信号同步地被施加到同步控制线。
6.根据权利要求1所述的存储单元，其中，写晶体管和读晶体管是P型MOS晶体管。
7.根据权利要求6所述的存储单元，其中，在写操作中: 在逻辑低电平被有效的写字线信号被施加到写字线，并且同步脉冲信号与写字线信号同步地在逻辑低电平被有效。
8.根据权利要求6所述的存储单元，其中，在读操作中: 在逻辑高电平被有效的读字线信号被施加到读字线，并且同步脉冲信号与读字线信号同步地在逻辑低电平被有效。
9.根据权利要求1所述的存储单元，其中，写晶体管是P型MOS晶体管并且读晶体管是η型MOS晶体管。
10.根据权利要求9所述的存储单元，其中，在写操作中: 在逻辑低电平被有效的写字线信号被施加到写字线，并且 同步脉冲信号: a)在写字线信号在逻辑低电平被有效之前，被维持在逻辑高电平与逻辑低电平之间的第一电平，以及 b)与写字线信号同步地在逻辑低电平被有效。
11.根据权利要求9所述的存储单元，其中，在写操作中: 在逻辑低电平被有效的写字线信号被施加到写字线，并且 同步脉冲信号: a)被维持在逻辑高电平与逻辑低电平之间的第一电平， b)在写字线信号在逻辑低电平被有效之前改变为逻辑高电平，以及 c)与写字线信号同步地在逻辑低电平被有效。
12.根据权利要求9所述的存储单元，其中，在读操作中: 在逻辑低电平被有效的读字线信号被施加到读字线，并且 同步脉冲信号:a)在读字线信号在逻辑低电平被有效之前，被维持在逻辑高电平与逻辑低电平之间的第一电平，以及 b)与读字线信号同步地在逻辑高电平被有效。
13.根据权利要求1所述的存储单元，其中，MOS电容器包括沿着存储单元的边缘在第一方向上的一个杂质区，该一个杂质区对应于下电极。
14.根据权利要求13所述的存储单元，其中: 读晶体管的栅电极以及MOS电容器的栅电极被整体地形成为一个公共电极，并且 该一个公共电极包括沿着第一方向与一个杂质区重叠的区域。
15.根据权利要求14所述的存储单元， 其中，一个公共电极通过共享的接触件被电连接到写晶体管的第二电极。
16.—种存储单元,包括: 写晶体管，包括耦接到写字线的栅电极、耦接到写位线的第一电极和耦接到存贮节点的第二电极； 读晶体管，包括耦接到存贮节点的栅电极、耦接到读字线的第一电极和第二电极；读开关晶体管，包括耦接到读字线的栅电极、耦接到读晶体管的第二电极的第一电极和耦接到读位线的第二电极；以及 金属氧化物半导体(MOS)电容器，包括耦接到存贮节点的栅电极和耦接到同步控制线的下电极，该下电极被耦接为通过同步控制线接收同步脉冲信号。
17.根据权利要求16所述的存储单元，其中，写晶体管、读晶体管和读开关晶体管是P型MOS晶体管。
18.根据权利要求17所述的存储单元，其中，在写操作中: 在逻辑低电平被有效的写字线信号被施加到写字线，并且同步脉冲信号与写字线信号同步地在逻辑低电平被有效。
19.根据权利要求17所述的存储单元，其中，在读操作中: 在逻辑低电平被有效的读字线信号被施加到读字线，并且同步脉冲信号与读字线信号同步地在逻辑低电平被有效。
20.根据权利要求16所述的存储单元，其中: 写晶体管是P型MOS晶体管，并且 读晶体管和读开关晶体管是η型MOS晶体管。
21.根据权利要求20所述的存储单元，其中，在写操作中: 在逻辑低电平被有效的写字线信号被施加到写字线，并且 同步脉冲信号: a)在写字线信号在逻辑低电平被有效之前，被维持在逻辑高电平与逻辑低电平之间的第一电平，以及 b)与写字线信号同步地在逻辑低电平被有效。
22.根据权利要求20所述的存储单元，其中，在写操作中: 在逻辑低电平被有效的写字线信号被施加到写字线，并且 同步脉冲信号: a)被维持在逻辑高电平与逻辑低电平之间的第一电平，b)在写字线信号在逻辑低电平被有效之前改变为逻辑高电平，以及 C)与写字线信号同步地在逻辑低电平被有效。
23.根据权利要求20所述的存储单元，其中，在读操作中: 在逻辑高电平被有效的读字线信号被施加到读字线，并且 同步脉冲信号: a)在读字线信号在逻辑高电平被有效之前，被维持在逻辑高电平与逻辑低电平之间的第一电平，以及 b)与读字线信号同步地在逻辑高电平被有效。
24.一种存储设备，包括: 存储单元阵列，该存储单元阵列包括耦接到多个写字线、多个写位线、多个读字线、多个读位线和多个同步控制线的多个存储单元，多个存储单元中的每一个包括: 写晶体管，包括耦接到对应的写字线的栅电极、耦接到对应的写位线的第一电极和耦接到存忙节点的第二电极； 读晶体管，包括耦接到存贮节点的栅电极、耦接到对应的读字线的第一电极和耦接到对应的读位线的第二电极；和 金属氧化物半导体(MOS)电容器，包括耦接到存贮节点的栅电极和耦接到对应的同步控制线的下电极，该下 电极被耦接为通过对应的同步控制线接收同步脉冲信号；以及 控制器，被配置为通过多个写字线、多个写位线、多个读字线、多个读位线和多个同步控制线来控制存储单元阵列的操作。
25.根据权利要求24所述的存储设备，其中，多个存储单元中的每一个与至少一个相邻的存储单元共享MOS电容器。
26.—种存储单元,包括: 存贮节点；以及 金属氧化物半导体(MOS)电容器，包括耦接到存贮节点的栅极和耦接到同步控制线的电极，该MOS电容器基于同步控制线上的电压变化将耦合电压添加到栅极，该耦合电压被选择为将存贮节点维持在预定范围内。
27.根据权利要求26所述的存储单元，其中，预定范围对应于逻辑数据值。
28.根据权利要求26所述的存储单元，其中，存贮节点耦接在写晶体管和读晶体管之间。
29.根据权利要求26所述的存储单元，其中，MOS电容器由至少一个另外的存储单元共享。
30.根据权利要求26所述的存储单元，其中，同步控制线上的电压变化发生在读时间或写时间之前。
【文档编号】G11C11/413GK103928050SQ201410019475
【公开日】2014年7月16日 申请日期:2014年1月16日 优先权日:2013年1月16日
【发明者】李重在, 孙京睦, 高相基, 金时雨 申请人:三星电子株式会社