层叠式半导体装置制造方法
【专利摘要】一种层叠式半导体装置包括：主裸片、多个从裸片和垂直内插器。所述垂直内插器垂直地层叠在主裸片上。
【专利说明】层叠式半导体装置
[0001]相关申请的交叉引用
[0002]本申请要求2013年8月9日向韩国知识产权局提交的申请号为10-2013-0094578的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]各种实施例涉及一种半导体装置，更具体而言，涉及一种层叠式半导体装置。
【背景技术】
[0004]为了提高半导体装置的集成度，已经开发了层叠式半导体装置，其中多个芯片被层叠并封装在单个封装体中。近来，现有技术中已经公开了 TSV (穿通硅通孔)型半导体装置，其中硅通孔被形成穿过多个层叠芯片，使得叠层的所有芯片彼此电耦接。
[0005]图1是示意性地说明根据现有技术的层叠式半导体装置10的配置的视图。在图1中，层叠式半导体装置10包括内插器11和多个裸片12。多个裸片12通过穿通多个裸片12的通孔13彼此电耦接。通孔13可以通过凸块14与内插器11电耦接。因此，内插器11能够将信号通过通孔13输入至相应的裸片12，并且能够通过通孔13接收从相应的裸片12输出的信号。
[0006]因为诸如穿通硅通孔的通孔填充有导电材料，所以通孔具有电阻器和电容器的特性。因此，当信号通过通孔传输时，不可避免地发生电阻器-电容器(RC)延迟。例如，当时钟信号从内插器11传输至多个裸片12时，在第一层叠裸片接收时钟信号的时间点和最后一个层叠裸片接收时钟信号的时间点之间可能发生显著的偏差(skew)。这种偏差对与时钟信号同步操作的现有的层叠式半导体装置的操作性能造成显著的限制。
[0007]此外，诸如存储器的半导体装置可以处理大量的存储数据。在层叠式半导体装置中，数据通过通孔来传输，导致用于输入/输出大量的存储数据所需的通孔的数目增大。然而，裸片12的面积受到限制。因而，也限制了可以被形成穿过裸片12的通孔的数目。对裸片面积的限制也对半导体装置的带宽造成限制。
【发明内容】
[0008]本文描述了包括垂直形成的内插器的层叠式半导体装置。
[0009]在一个实施例中，一种层叠式半导体装置包括:主裸片；多个从裸片，层叠在主裸片上，使得每个从裸片与主裸片平行；以及垂直内插器，垂直地层叠在主裸片上。
[0010]在一个实施例中，一种层叠式半导体装置包括:主裸片；多个从裸片，顺序层叠在主裸片上，使得每个从裸片与主裸片平行；以及垂直内插器，垂直地层叠在主裸片上，并且包围多个层叠的从裸片中的每个从裸片的两个或更多个表面。
[0011]在一个实施例中，一种层叠式半导体装置包括:主裸片；多个从裸片，层叠在主裸片上，使得每个从裸片的顶部或底部中的至少一个与主裸片的顶部或底部中的至少一个平行；以及垂直内插器，垂直地层叠在主裸片上，使得垂直内插器的顶部或底部中的一个可以与每个从裸片的侧部大体平行。
【专利附图】
【附图说明】
[0012]结合附图描述本发明的特征、方面和实施例，其中:
[0013]图1是示意性地说明根据现有技术的层叠式半导体装置的配置的视图；
[0014]图2是说明根据一个实施例的层叠式半导体装置的配置的视图；
[0015]图3是说明根据一个实施例的层叠式半导体装置的配置的视图；
[0016]图4是说明根据一个实施例的层叠式半导体装置的配置的视图；
[0017]图5是说明包括层叠式半导体装置的实施例的存储系统的视图。
【具体实施方式】
[0018]在下文中，将通过示例性实施例参照附图来详细地描述根据本发明的实施例的层叠式半导体装置。
[0019]在图2中，层叠式半导体装置I可以包括多个裸片。在一个实施例中，能够与多个层叠裸片中的每个裸片通信的裸片被称作主裸片。与主裸片通信而未彼此通信的裸片被称作从裸片。层叠式半导体装置I可以包括一个或更多个主裸片以及两个或更多个从裸片。图2说明层叠有一个主裸片和8个从裸片的半导体装置。主裸片110可以是内插器芯片、控制器芯片和处理器芯片中的至少一个。从裸片120可以是存储器芯片。半导体装置I可以被封装成单个封装体，所述单个封装体被配置为片上系统(system on chip, SoC)或系统封装(system in package, SiP)0
[0020]在图2中，多个从裸片120层叠在主裸片110上。多个从裸片120可以与主裸片110平行地顺序层叠。即，多个从裸片120可以被层叠使得每个从裸片120的顶部和/或底部可以与主裸片110的顶部和/或底部大体平行。主裸片110的尺寸可以与每个从裸片120的尺寸不同。在一个实例中，主裸片110可以比每个从裸片120更大。图2说明主裸片110层叠在多个从裸片120之下。然而，本发明不限于此。主裸片110可以层叠在多个从裸片120之中，或可以层叠在多个从裸片120的顶部上。层叠式半导体装置I可以包括多个通孔130，其中通孔130被形成穿过多个从裸片120。每个通孔130的一个端部可以通过凸块140与主裸片110电耦接。因此，主裸片110和多个从裸片120可以通过通孔130而彼此电耦接。
[0021]层叠式半导体装置I可以包括垂直内插器150。垂直内插器150可以垂直地层叠在主裸片I1上。垂直内插器150和从裸片120可以形成在主裸片110的一个表面上或之上。在一个实施例中，垂直内插器150未层叠在多个从裸片120上、之上或内部。当垂直内插器150被垂直地层叠时，垂直内插器150可以在侧部180上被定位为使得垂直内插器150的顶部和/或底部182可以与每个从裸片110的侧部184大体平行。此外，垂直内插器150的顶部和/或底部182可以与主裸片110的顶部和/或底部188大体垂直。垂直内插器150的顶部和/或底部182可以与每个从裸片120的顶部和/或底部186大体垂直。在一个实施例中，垂直内插器150的顶部和/或底部182可以延伸至与多个层叠的从裸片120的高度大体相同的高度。垂直内插器150可以通过至少一个凸块160与主裸片110电耦接，并且可以通过一个或更多个其他凸块170与多个从裸片120电耦接。另外，在一个实施例中，垂直内插器150和多个从裸片120都可以层叠在主裸片110的顶部188上。
[0022]垂直内插器150可以是中继主裸片110和多个从裸片120之间通信的接口芯片。垂直内插器150可以将从主裸片110中接收的信号传输至多个从裸片120中的每个，并且可以将从多个从裸片120中的每个中输出的信号传输至主裸片110。例如,垂直内插器150可以将从主裸片110中接收的时钟信号传输至多个从裸片120中的每个。由于存储器通常与时钟信号同步操作，所以优选的是，时钟信号至层叠的存储器的输入时间点彼此大体相同。当时钟信号通过通孔130输入至多个从裸片120中的每个时，在直接层叠在主裸片110上的从裸片接收到时钟信号的时间点、与层叠在从裸片120的叠层的最上端处的从裸片接收到时钟信号的时间点之间不可避免地产生偏差。为了使层叠式半导体装置I最优地执行，重要的是从裸片120在大体相同的时间点开始操作，且从裸片120应能够在与层叠位置或次序无关的情况下输出数据。
[0023]根据一个实施例的层叠式半导体装置I包括垂直内插器150，并且允许时钟信号在大体相同的时间点输入至层叠的从裸片120，使得层叠从裸片120的每个从裸片120可以基于在大体相同的时间点接收的时钟信号来操作而没有任何偏差。在一个实施例中，通过垂直内插器150传输的信号是时钟信号。然而，本发明不限于此。包括在主裸片110和从裸片120之间通信的数据的任何类型的信号，都可以通过垂直内插器150来传输。垂直内插器150可以包括信号路径151,通过信号路径151可以传输由主裸片110输入的信号。由主裸片110至从裸片120的信号路径151的长度可以被形成为彼此大体相同。如图2所示，信号路径151可以形成为树形。凸块160可以用作主裸片110和垂直内插器之间的连接点。每个凸块170可以用作垂直内插器150和至少一个从裸片120之间的连接点。从凸块160至每个凸块170的信号路径的长度可以大体相同。因而，从与主裸片110的连接点至与每个从裸片120的连接点，可以存在大体相同的信号路径151的长度。
[0024]图3是说明根据一个实施例的层叠式半导体装置2的配置的视图。图3说明层叠有一个主裸片和三个从裸片的层叠式半导体装置2。从裸片220水平地定位并层叠在主裸片210上。主裸片210的尺寸可以与从裸片220中的每个的尺寸不同。在一个实例中，主裸片210可以比每个从裸片220更大。层叠式半导体装置2可以包括多个通孔230，其中通孔230被形成穿过多个从裸片220。每个通孔230的一个端部可以通过凸块240与主裸片210电耦接。因此，主裸片210和从裸片22可以通过通孔230彼此电耦接。
[0025]层叠式半导体装置2可以包括垂直内插器250。垂直内插器250可以垂直地层叠在主裸片210上。当垂直内插器250被垂直地层叠时，垂直内插器250可以在侧部280上被定位为使得垂直内插器250的顶部和/或底部282可以与每个从裸片220的侧部284大体平行。另外，垂直内插器250的顶部和/或底部282可以与每个从裸片220的顶部和/或底部286大体垂直。垂直内插器250的顶部和/或底部可以与主裸片210的顶部和/或底部288大体垂直。在一个实施例中，垂直内插器250的顶部和/或底部282可以延伸至与多个层叠的从裸片220的高度大体相同或更大的高度。垂直内插器250和从裸片220可以形成在主裸片210的一个表面上或之上。垂直内插器250可以通过凸块260与主裸片210电耦接。垂直内插器250可以通过其他的凸块270与多个从裸片220电耦接。垂直内插器250可以形成在主裸片210的至少一个边缘，使得垂直内插器250的至少一个表面与主裸片210的至少一个表面大体齐平，以形成单个平面。垂直内插器250可以是中继主裸片210和从裸片220之间通信的接口芯片。
[0026]垂直内插器250可以包括多个数据传输线251。垂直内插器250可以将由主裸片210接收的数据传输至多个从裸片220中的每个。垂直内插器250可以将由多个从裸片220中的每个输出的数据传输至主裸片210。由于存储装置输入/输出大量的存储数据，所以在存储器与控制器或处理器之间通常利用多个数据传输线或通道。诸如片上系统或系统封装中的层叠式半导体装置利用通孔作为数据传输线。然而，在层叠裸片的面积上存在限制，导致可以形成在层叠式半导体装置中的通孔的数目受限。在这点上，根据一个实施例的层叠式半导体装置2包括垂直内插器250，并且层叠式半导体装置2被配置成包括形成在垂直内插器250中的数据传输线251。因而，数据传输线251可以与通孔230 —起使用或代替通孔230使用，以将数据由主裸片210传输至从裸片220或者将数据由从裸片220传输至主裸片210。因此，可以减少用于数据传输的通孔的数目，并且可以显著地增加层叠式半导体装置的带宽。
[0027]层叠式半导体装置2中的垂直内插器250还可以包括多个重发器252。多个重发器252可以被布置在数据传输线251之中，以驱动数据传输线251。重发器252可以驱动数据传输线251，使得可以更可靠地传输数据。
[0028]图4是说明根据一个实施例的层叠式半导体装置3的配置的视图。在图4中，层叠式半导体装置3可以包括:主裸片310、多个从裸片320和垂直内插器350。多个从裸片320可以层叠在主裸片310上。主裸片310的尺寸可以与每个从裸片320的尺寸不同。在一个实例中，主裸片310可以比每个从裸片320更大。当多个从裸片320层叠在主裸片310上时，多个从裸片320可以被定位使得每个从裸片与主裸片310大体平行。换言之，每个从裸片320的顶部和/或底部386可以与主裸片310的顶部和/或底部388大体平行。层叠式半导体装置3可以包括多个通孔330，其中通孔330被形成穿过多个从裸片320。每个通孔330的一个端部通过凸块340与主裸片310电耦接。因此，主裸片310和多个从裸片320可以通过通孔330彼此电耦接。
[0029]垂直内插器350垂直地层叠在主裸片310上。当垂直内插器350被垂直地层叠时，垂直内插器350可以在侧部380上被定位为使得垂直内插器350的顶部和/或底部382可以与每个从裸片320的侧部384大体平行。另外，垂直内插器350的顶部和/或底部382可以与每个从裸片320的顶部和/或底部386大体垂直。在一个实施例中，垂直内插器350的顶部和/或底部382可以延伸至与多个层叠从裸片320的高度大体相同或更大的高度。垂直内插器350和从裸片320可以形成在主裸片310的一个表面上或之上。垂直内插器350可以被形成为包围每个层叠的从裸片320的两个或更多个侧部。图4将垂直内插器350说明为包围每个层叠的从裸片320的三个表面。垂直内插器350可以形成在主裸片310的至少一个边缘，使得垂直内插器350的至少一个表面与主裸片310的至少一个表面大体齐平，以形成单个平面。然而，垂直内插器350可以围绕每个层叠的从裸片320的四个表面。SP，垂直内插器350可以具有信号路径壁的结构。垂直内插器350可以包括将主裸片310与从裸片320电耦接的多个数据传输线351。因为垂直内插器350应能够容纳多个数据传输线351，所以当垂直内插器350被形成为包围每个层叠的从裸片320的多个表面时，垂直内插器350的大的可用的表面面积允许可以布置数据传输线的更多的空间。由于可以形成其他的信号传输线以及数据传输线351，所以可以减少被形成穿过从裸片320的通孔330的数目，并且显著地减少每个从裸片320的表面面积。
[0030]此外，用于执行主裸片310和从裸片320之间通信所需的多个电路、以及前述信号线可以形成在垂直内插器350中。即，垂直内插器350可以包括构成从裸片320的电路和构成主裸片310的电路中的一些。当构成主裸片310和从裸片320的电路形成在垂直内插器350中时，可以减少裸片310和320的面积，并且进一步优化层叠式半导体装置3的操作性能。
[0031]图5说明可以包括本文公开的层叠式半导体装置的实施例的存储系统。在图5中，本实施例的存储系统500可以包括非易失性存储器件520和存储器控制器510。
[0032]非易失性存储器件520可以具有上述的结构。非易失性存储器件520可以是具有快闪存储器芯片的多芯片封装体。
[0033]存储器控制器510控制非易失性存储器件520，并且可以包括SRAM511、CPU512、主机接口 513、ECC514和存储器接口 515。SRAM511用作CPU512的操作存储器，CPU512执行用于存储器控制器510的数据交换的控制操作，以及主机接口 513具有访问存储系统500的主机的数据交换协议。ECC514检测并校正从非易失性存储器件520中读取的数据的错误，以及存储器接口 515是与非易失性存储器件520的接口。存储器控制器510还可以包括用于存储与主机等接口的数据的ROM。
[0034]通过组合非易失性存储器件520和存储器控制器510，存储系统500可以用作存储卡或固态盘SSD。在存储系统500是SSD的情况下，存储器控制器510通过各种接口协议(诸如USB、MMC, PC1-E、SATA、PATA, SCS1、ESD1、IDE等)中的一种与外部设备(例如，主机)通信。
[0035]各种半导体系统可以包括本文公开的层叠式半导体装置的实施例。各种半导体系统可以包括:中央处理单元、图形处理单元、数字信号处理器、多核处理器、多个处理器或控制器、集成电路或专用集成电路、以及包括上述器件的系统或设备。
[0036]尽管以上已经描述了某些实施例，但是对于本领域的技术人员将理解的是，描述的实施例仅仅是示例。因此，不应基于描述的实施例来限制本文描述的层叠式半导体装置。确切地说，应根据所附权利要求并且结合以上描述和附图来限制本文描述的层叠式半导体
>J-U ρ?α装直。
[0037]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0038]技术方案1.一种层叠式半导体装置，包括:
[0039]主裸片；
[0040]多个从裸片，所述多个从裸片层叠在所述主裸片上，使得每个从裸片与所述主裸片平行；以及
[0041 ] 垂直内插器，所述垂直内插器垂直地层叠在所述主裸片上。
[0042]技术方案2.根据技术方案I所述的层叠式半导体装置，其中，所述垂直内插器通过凸块与所述多个从裸片中的每个从裸片电耦接。
[0043]技术方案3.根据技术方案I所述的层叠式半导体装置，其中，所述垂直内插器通过凸块与所述主裸片电耦接。
[0044]技术方案4.根据技术方案I所述的层叠式半导体装置，其中，所述垂直内插器从所述主裸片中接收信号，并且将所述信号传输至所述多个从裸片中的每个从裸片。
[0045]技术方案5.根据技术方案I所述的层叠式半导体装置，其中，所述垂直内插器包括:
[0046]信号路径，所述信号路径将所述主裸片与所述多个从裸片中的每个从裸片电耦接，使得从所述主裸片中输入的信号被传送至所述多个从裸片中的每个从裸片，
[0047]其中，所述信号路径的长度彼此大体相同。
[0048]技术方案6.根据技术方案I所述的层叠式半导体装置，其中，所述垂直内插器包括:
[0049]多个数据传输线，所述多个数据传输线将所述主裸片与所述多个从裸片电耦接。
[0050]技术方案7.根据技术方案6所述的层叠式半导体装置，其中，所述垂直内插器还包括:
[0051 ] 重发器，所述重发器驱动所述多个数据传输线。
[0052]技术方案8.—种层叠式半导体装置，包括:
[0053]主裸片；
[0054]多个从裸片，所述多个从裸片顺序层叠在所述主裸片上，使得每个从裸片与所述主裸片平行；以及
[0055]垂直内插器，所述垂直内插器垂直地层叠在所述主裸片上，并且包围所述多个层叠的从裸片中的每个从裸片的两个或更多个表面。
[0056]技术方案9.根据技术方案8所述的层叠式半导体装置，其中，所述垂直内插器通过凸块与所述多个从裸片中的每个从裸片电耦接。
[0057]技术方案10.如技术方案8所述的层叠式半导体装置，其中，所述垂直内插器通过凸块与所述主裸片电耦接。
[0058]技术方案11.根据技术方案8所述的层叠式半导体装置，其中，所述垂直内插器包括:
[0059]多个数据传输线，所述多个数据传输线将所述主裸片与所述多个从裸片电耦接。
[0060]技术方案12.根据技术方案11所述的层叠式半导体装置，其中，所述垂直内插器还包括:
[0061 ] 重发器，所述重发器驱动所述多个数据传输线。
[0062]技术方案13.—种层叠式半导体装置，包括:
[0063]主裸片；
[0064]多个从裸片，所述多个从裸片层叠在所述主裸片上，使得每个从裸片的顶部或底部中的至少一个与所述主裸片的至少一个表面平行；以及
[0065]垂直内插器，所述垂直内插器垂直地层叠在所述主裸片上，使得所述垂直内插器的顶部或底部中的至少一个可以与每个从裸片的侧部中的至少一个大体平行。
[0066]技术方案14.根据技术方案13所述的层叠式半导体装置，其中，所述垂直内插器包括:
[0067]信号路径，所述信号路径将所述主裸片与所述多个从裸片中的每个从裸片电耦接，其中，
[0068]所述信号路径的长度彼此大体相同。
[0069]技术方案15.根据技术方案13所述的层叠式半导体装置，其中，所述垂直内插器和所述从裸片形成在所述主裸片的一个表面之上。
[0070]技术方案16.根据技术方案13所述的层叠式半导体装置，其中，所述主裸片的尺寸与所述从裸片的尺寸不同。
[0071]技术方案17.根据技术方案13所述的层叠式半导体装置，其中，所述从裸片中的每个包括存储器芯片，而所述主裸片包括内插器芯片、控制器芯片或处理器芯片中的至少一个。
[0072]技术方案18.根据技术方案13所述的层叠式半导体装置，其中，所述垂直内插器形成在所述主裸片的至少一个边缘处，使得所述垂直内插器的至少一个表面与所述主裸片的至少一个表面大体齐平，以形成单个平面。
[0073]技术方案19.根据技术方案13所述的层叠式半导体装置，其中，所述垂直内插器从所述主裸片中接收信号，并且将所述信号传输至所述多个从裸片中的每个从裸片。
[0074]技术方案20.根据技术方案13所述的层叠式半导体装置，其中，所述垂直内插器通过凸块与所述主裸片电耦接。
【权利要求】
1.一种层叠式半导体装置，包括: 主裸片； 多个从裸片，所述多个从裸片层叠在所述主裸片上，使得每个从裸片与所述主裸片平行；以及 垂直内插器，所述垂直内插器垂直地层叠在所述主裸片上。
2.根据权利要求1所述的层叠式半导体装置，其中，所述垂直内插器通过凸块与所述多个从裸片中的每个从裸片电耦接。
3.根据权利要求1所述的层叠式半导体装置，其中，所述垂直内插器通过凸块与所述主裸片电I禹接。
4.根据权利要求1所述的层叠式半导体装置，其中，所述垂直内插器从所述主裸片中接收信号，并且将所述信号传输至所述多个从裸片中的每个从裸片。
5.根据权利要求1所述的层叠式半导体装置，其中，所述垂直内插器包括: 信号路径，所述信号路径将所述主裸片与所述多个从裸片中的每个从裸片电耦接，使得从所述主裸片中输入的信号被传送至所述多个从裸片中的每个从裸片， 其中，所述信号路径的长度彼此大体相同。
6.根据权利要求1所述的层叠式半导体装置，其中，所述垂直内插器包括: 多个数据传输线，所述多个数据传输线将所述主裸片与所述多个从裸片电耦接。
7.根据权利要求6所述的层叠式半导体装置，其中，所述垂直内插器还包括: 重发器，所述重发器驱动所述多个数据传输线。
8.一种层叠式半导体装置，包括: 主裸片； 多个从裸片，所述多个从裸片顺序层叠在所述主裸片上，使得每个从裸片与所述主裸片平行；以及 垂直内插器，所述垂直内插器垂直地层叠在所述主裸片上，并且包围所述多个层叠的从裸片中的每个从裸片的两个或更多个表面。
9.根据权利要求8所述的层叠式半导体装置，其中，所述垂直内插器通过凸块与所述多个从裸片中的每个从裸片电耦接。
10.如权利要求8所述的层叠式半导体装置，其中，所述垂直内插器通过凸块与所述主裸片电I禹接。
【文档编号】G11C16/06GK104347578SQ201410018337
【公开日】2015年2月11日 申请日期:2014年1月15日 优先权日:2013年8月9日
【发明者】李椙晛 申请人:爱思开海力士有限公司