非易失性半导体存储器装置以及其中的数据读取方法

非易失性半导体存储器装置以及其中的数据读取方法【专利摘要】本发明涉及非易失性半导体存储器装置以及其中的数据读取方法。一种非易失性半导体存储器装置包括：存储器基元阵列，其具有多个存储器串，每一个所述存储器串具有串联连接的多个存储器基元；以及控制电路，其被配置为执行读取操作以从在所述多个存储器串当中的被选择的存储器串中所包括的所述存储器基元读取数据。在所述读取操作期间，所述控制电路被配置为向不进行所述读取操作的未选择的存储器串中的所述存储器基元中的至少一个存储器基元的栅极施加第一电压，并向不进行所述读取操作的所述未选择的存储器串中的所述存储器基元中的另一存储器基元的栅极施加低于所述第一电压的第二电压。【专利说明】非易失性半导体存储器装置以及其中的数据读取方法[0001]本申请是申请日为2010年3月10日、申请号为201010135747.X、发明名称为“非易失性半导体存储器装置以及其中的数据读取方法”的申请的分案申请。[0002]相关申请的交叉引用[0003]本申请基于在2009年9月18日提交的在先的日本专利申请N0.2009-216403并要求其优先权，并通过弓I用将其全部内容并入到这里。【
技术领域：
】[0004]本发明涉及电可重写数据的(electricallydata-rewritable)非易失性半导体存储器装置以及其中的数据读取方法。【
背景技术：
】[0005]随着小型化技术达到其极限，非常希望通过层叠存储器基元来改善非易失性半导体存储器装置(例如，NAND闪速存储器)的位密度(bitdensity)。作为实例，提出了一种层叠型NAND闪速存储器，其由使用垂直型晶体管的存储器基元配置而成(参见例如日本未审查的专利申请公开N0.2007-266143)。层叠型NAND闪速存储器的操作(包括读取操作)基本上与常规平面型NAND闪速存储器的操作相同。因此，当试图增加层叠型NAND闪速存储器的容量时，在读取期间抑制来自不进行读取操作的未选择的存储器串的泄漏电流是重要的。[0006]通常，NAND闪速存储器通过向连接到未选择的存储器串的选择晶体管的栅极施加地电势或负电势而抑制来自未选择的存储器串的泄漏电流。此外，通常，NAND闪速存储器通过减少连接到一条位线的存储器串的数目而解决了上述问题。近年来，存在对除了常规技术之外进一步增加泄漏电流抑制的需求。【
发明内容】[0007]根据本发明的第一方面，一种非易失性半导体存储器装置包括:存储器基元阵列，其具有多个存储器串，每一个所述存储器串包括串联连接的多个存储器基元；以及控制电路，其被配置为执行读取操作以从在所述多个存储器串当中的被选择的存储器串中所包括的存储器基元读取数据，每一个所述存储器串包括:半导体层，其具有沿垂直于衬底的方向延伸的柱状部分并用作所述存储器基元的体；电荷存储层，其围绕所述柱状部分并通过存储电荷而保持数据；以及第一导电层，其围绕所述柱状部分，其中所述电荷存储层被夹在所述第一导电层与所述柱状部分之间，所述第一导电层平行于所述衬底延伸并用作所述存储器基元的栅极，所述控制电路被配置为，在所述读取操作期间，向不进行所述读取操作的未选择的存储器串中的所述存储器基元中的至少一个的栅极施加第一电压，并向不进行所述读取操作的所述未选择的存储器串中的所述存储器基元中的另一存储器基元的栅极施加低于所述第一电压的第二电压。[0008]根据本发明的第二方面，一种非易失性半导体存储器装置包括:存储器基元阵列，其具有多个存储器串，每一个所述存储器串包括串联连接的多个存储器基元；以及控制电路，其被配置为执行读取操作以从在所述多个存储器串当中的被选择的存储器串中所包括的存储器基元读取数据，每一个所述存储器串包括:半导体层，其具有沿垂直于衬底的方向延伸的柱状部分并用作所述存储器基元的体；电荷存储层，其围绕所述柱状部分并通过存储电荷而保持数据；以及第一导电层，其围绕所述柱状部分，其中所述电荷存储层被夹在所述第一导电层与所述柱状部分之间，所述第一导电层平行于所述衬底延伸并用作所述存储器基元的栅极；接合部分，其接合在所述半导体层中的所述柱状部分的对的下端并用作背栅(backgate)晶体管的体；以及第二导电层，其围绕所述接合部分，其中所述电荷存储层被夹在所述第二导电层与所述接合部分之间，所述第二导电层平行于所述衬底延伸并用作所述背栅晶体管的栅极，所述控制电路被配置为，在所述读取操作期间，向不进行所述读取操作的未选择的存储器串中的所述背栅晶体管的栅极施加第一电压，并向不进行所述读取操作的所述未选择的存储器串中的所述存储器基元的栅极施加小于所述第一电压的第二电压。[0009]根据本发明的第三方面，一种非易失性半导体存储器装置中的数据读取方法，所述非易失性半导体存储器装置包括具有多个存储器串的存储器基元阵列，每一个所述存储器串包括串联连接的多个存储器基元，每一个所述存储器串包括:半导体层，其具有沿垂直于衬底的方向延伸的柱状部分并用作所述存储器基元的体；电荷存储层，其围绕所述柱状部分并通过存储电荷而保持数据；以及第一导电层，其围绕所述柱状部分，其中所述电荷存储层被夹在所述第一导电层与所述柱状部分之间，所述第一导电层平行于所述衬底延伸并用作所述存储器基元的栅极，所述方法包括:在执行从在所述多个存储器串当中的被选择的存储器串中所包括的所述存储器基元读取数据的读取操作期间，向不进行所述读取操作的未选择的存储器串中的所述存储器基元中的至少一个存储器基元的栅极施加第一电压，并向不进行所述读取操作的所述未选择的存储器串中的所述存储器基元中的另一个存储器基元的栅极施加低于所述第一电压的第二电压。【专利附图】【附图说明】[0010]图1是根据本发明的第一实施例的非易失性半导体存储器装置的电路图；[0011]图2是示出存储器基元阵列ARl的示意性透视图；[0012]图3是存储器基元阵列ARl的等效电路图；[0013]图4是存储器基元阵列ARl的局部截面视图；[0014]图5是示出控制电路AR2的具体结构的电路图；[0015]图6是示出升压(boost)电路12a的电路图；[0016]图7A是示出升压电路12a的操作的时序图；[0017]图7B是示出升压电路12a的操作的时序图；[0018]图8是示出字线驱动电路13a的电路图；[0019]图9是示出背栅线驱动电路14的电路图；[0020]图10是示出选择栅极线驱动电路15a的电路图；[0021]图11是示出源极线驱动电路16的电路图；[0022]图12是示出读出放大器电路17的电路图；[0023]图13是示出根据第一实施例的读取操作的时序图；[0024]图14是根据第一实施例的读取操作的示意性视图；[0025]图15是示出根据第一实施例的写入操作的时序图；[0026]图16是示出根据第一实施例的擦除操作的时序图；[0027]图17是示出根据第二实施例的读取操作的时序图；[0028]图18是根据第二实施例的读取操作的示意性视图；[0029]图19是示出根据第三实施例的字线驱动电路13a的框图；[0030]图20是示出根据第三实施例的行解码器电路19a和19b的局部电路图；[0031]图21是示出根据第三实施例的读取操作的时序图；[0032]图22是根据第三实施例的读取操作的示意性视图；[0033]图23是示出根据第四实施例的字线驱动电路13a的电路图；[0034]图24是示出根据第四实施例的背栅线驱动电路14的电路图；[0035]图25是示出根据第四实施例的读取操作的时序图；以及[0036]图26是根据第四实施例的读取操作的示意性视图。【具体实施方式】[0037][第一实施例][0038][结构][0039]首先，参考图1描述根据第一实施例的非易失性半导体存储器装置的总体结构。图1是根据第一实施例的非易失性半导体存储器装置的电路图。[0040]如图1所示，根据第一实施例的非易失性半导体存储器装置包括存储器基元阵列ARl和设置在存储器基元阵列ARl周边的控制电路AR2。[0041]如图1所示，将存储器基元阵列ARl配置为使其具有多个存储器串MS，每一个存储器串MS都具有串联连接的电可重写的存储器晶体管MTrl-MTrS(存储器基元)。通过各种控制电路来配置控制电路AR2，所述各种控制电路被配置为控制施加到存储器晶体管MTr(MTrl-MTrS)的栅极等的电压。控制电路AR2执行用于将数据写入到存储器晶体管MTr的写入操作、用于擦除存储器晶体管MTr中的数据的擦除操作、以及用于从存储器晶体管MTr中读取数据的读取操作。在写入操作和读取操作期间，施加到被选择的存储器串MS的电压基本上相似于常规层叠型闪速存储器。[0042]然而，在读取操作期间，控制电路AR2将读取通过电压(readpassvoltage)Vread施加到在未选择的存储器串MS中所包括的存储器晶体管MTr中的至少一个的栅极，并将地电势Vss(OV)施加到在该未选择的存储器串MS中所包括的另一存储器晶体管MTr。读取通过电压Vread与施加到被选择的存储器串MS中的未选择的存储器晶体管MTr的栅极的电压相同，并使得存储器晶体管MTr导通而不考虑在存储器晶体管MTr中的存储数据。被施加了读取通过电压Vread的存储器晶体管MTr的体电势变得低于其中地电压Vss被施加到其栅极的其他存储器晶体管MTr的体电势，并与所形成的反型层的量成比例。这种电势差导致了在未选择的存储器串MS中形成阱型电势，从而能够抑制未选择的存储器串MS中的泄漏电流。[0043]如图1所示，存储器基元阵列ARl包括m列存储器块(MB)。每一个存储器块MB包括η行乘2列的存储器单元MU。存储器单元MU包括存储器串MS、连接到存储器串MS的一端的源极侧选择晶体管SSTr、以及连接到存储器串MS的另一端的漏极侧选择晶体管SDTr。应注意，在图1示出的实例中，存储器单元MU的第一列被标注为(I)，并且存储器单元MU的第二列被标注为(2)。m列的存储器块MB共享位线BL和源极线SL。[0044]如图2所示，存储器单元阵列ARl被配置为具有以三维矩阵形式排列的电存储数据的(electricallydata-storing)存储器晶体管MTr。也就是,存储器晶体管MTr不但沿水平方向以矩阵形式排列，并且其还沿层叠方向(与衬底垂直的方向)排列。沿层叠方向排列成一排的多个存储器晶体管MTr被串联连接以构成存储器串MS。将被选择性地赋予导电性的源极侧选择晶体管SSTr和漏极侧选择晶体管SDTr分别连接到存储器串MS的两端。将存储器串设置为在层叠方向上长。注意，下文将描述详细的层叠结构。[0045]接下来，将参考图3具体地描述存储器基元阵列ARl的电路结构。图3是存储器基元阵列ARl的等效电路图。[0046]如图3所示，存储器基元阵列ARl包括多条位线BL和多个存储器块MB。位线BL以条带形式形成为沿列方向延伸并具有沿行方向的特定间距(pitch)。存储器块MB被以特定的间距沿列方向重复地设置。[0047]如图3所示，存储器块MB包括沿行方向和列方向排列为矩阵的多个存储器单元MU。多个存储器基元MU被设置为使所述多个存储器单元MU共同连接到一条位线BL。存储器单元MU包括存储器串MS、源极侧选择晶体管SSTr、以及漏极侧选择晶体管SDTr。沿列方向彼此邻近的存储器单元MU被形成为其结构沿列方向彼此对称。存储器单元MU沿行方向和列方向被排列为矩阵。[0048]通过串联连接的存储器晶体管MTrl-MTr8和背栅晶体管BTr配置存储器串MS。沿层叠方向串联连接存储器晶体管MTrl-MTr4。同样，相似地沿层叠方向串联连接存储器晶体管MTr5-MTr8。存储器晶体管MTrl_MTr8通过在电荷存储层中捕获电荷来存储信息。背栅晶体管BTr被连接在最下层的存储器晶体管MTr4与MTr5之间。因此，在沿列方向的截面中，存储器晶体管MTrl-MTr8和背栅晶体管BTr被连接为U形。漏极侧选择晶体管SDTr的源极被连接到存储器串MS的一端(存储器晶体管MTrl的漏极)。源极侧选择晶体管SSTr的漏极被连接到存储器串MS的另一端(存储器晶体管MTrS的源极)。[0049]将多个存储器单元MU中的沿行方向排列成一排的存储器晶体管MTrl的栅极共同连接到沿行方向延伸的字线WL1。相似地，将分别沿行方向排列成一排的存储器晶体管MTr2-MTr8的栅极共同连接到沿行方向延伸的各自的字线WL2-WL8。注意，沿列方向邻近的两个存储器串MS也共享字线WL1-WL8。此外，沿行方向和列方向排列为矩阵的背栅晶体管BTr的栅极被共同连接到背栅线BG。[0050]存储器单元MU中的沿行方向排列成一排的每一个漏极侧选择晶体管SDTr的栅极被共同连接到沿行方向延伸的漏极侧选择栅极线SGD。此外，沿列方向排列成一排的漏极侧选择晶体管SDTr的漏极被共同连接到沿列方向延伸的位线BL。[0051]存储器单元MU中的沿行方向排列成一排的每一个源极侧选择晶体管SSTr的栅极被共同连接到沿行方向延伸的源极侧选择栅极线SGS。此外，沿列方向彼此邻近的存储器单元MU对中的沿行方向排列成一排的源极侧选择晶体管SSTr的源极被共同连接到沿行方向延伸的源极线SL。[0052]接下来，参考图4描述根据第一实施例的非易失性半导体存储器装置的层叠结构。图4是存储器基元阵列ARl的局部截面视图。[0053]如图4所示，存储器基元阵列ARl包括位于衬底10上的背栅晶体管层20、存储器晶体管层30、选择晶体管层40以及布线层50。背栅晶体管层20用作背栅晶体管BTr。存储器晶体管层30用作存储器晶体管MTr2-MTr8(存储器串MS)。选择晶体管层40用作源极侧选择晶体管SSTr和漏极侧选择晶体管SDTr。布线层50用作源极线SL和位线BL。[0054]如图4所示，背栅晶体管层20包括背栅导电层21。背栅导电层21用作背栅线BG。此外，背栅导电层21用作背栅晶体管BTr。[0055]将背栅导电层21形成为沿与衬底平行的行方向和列方向二维地延伸。背栅导电层21被分成存储器块MB。背栅导电层21由多晶硅(多晶Si)构成。[0056]背栅晶体管层20包括背栅孔22，如图4所示。形成背栅孔22以挖出背栅导电层21。当从上表面观察时，背栅孔22被形成为在列方向上长的基本上矩形的形状。背栅孔22被形成为沿行方向和列方向的矩阵。[0057]如图4所示，在背栅晶体管层20的上表面上形成存储器晶体管层30。存储器晶体管层30包括字线导电层31a-31d。字线导电层31a_31d用作字线WL1-WL8。此外，字线导电层31a-31d用作存储器晶体管MTrl-MTr8的栅极。[0058]字线导电层31a_31d被层叠为在其间夹入层间绝缘层(未示出)。字线导电层31a-31d被形成为沿特定的区域在行方向上延伸且在列方向上具有特定的间距。字线导电层31a-31d由多晶硅(多晶Si)构成。[0059]如图4所示，存储器晶体管层30包括存储器孔32。存储器孔32被形成为穿过字线导电层31a-31d。存储器孔32被形成为与在背栅孔22的列方向上的端部附近对准。[0060]此外，如图4所示，背栅晶体管层20和存储器晶体管层30包括块(block)绝缘层33a、电荷存储层33b、隧道绝缘层33c以及U形半导体层34。块绝缘层33a、电荷存储层33b、隧道绝缘层33c以及U形半导体层34用作存储器晶体管MTrl_MTr8的M0N0S。电荷存储层33b通过存储电荷而保持数据。U形半导体层34用作存储器串MS的体。[0061]如图4所示，块绝缘层33a被形成为在背栅孔22和存储器孔32的侧壁上具有特定的厚度。电荷存储层33b被形成为在块绝缘层33a的侧表面上具有特定的厚度。隧道绝缘层33c被形成为在电荷存储层33b的侧表面上具有特定的厚度。U形半导体层34被形成为与隧道绝缘层33c的侧表面接触。形成U形半导体层34以填充背栅孔22和存储器孔32。U形半导体层34被形成为当从行方向观察时为U形。U形半导体层34包括在与衬底10垂直的方向上延伸的一对柱状部分34a和接合部分34b，该接合部分34b被配置为接合柱状部分34a的对的下端。[0062]块绝缘层33a和隧道绝缘层33c由氧化硅(SiO2)构成。电荷存储层33b由氮化硅(SiN)构成。U型半导体层34由多晶硅(多晶Si)构成。[0063]如果换一种方式来表达背栅晶体管层20的上述结构，则是隧道绝缘层33c被形成为围绕接合部分34b。背栅导电层21被形成为围绕接合部分34b。[0064]如果换一种方式来表达存储器晶体管层30的上述结构，则是隧道绝缘层33c被形成为围绕柱状部分34a。电荷存储层33b被形成为围绕隧穿层33c。块绝缘层33a被形成为围绕电荷存储层33b。字线导电层31a-31d被形成为围绕块绝缘层33a和柱状部分34a。[0065]选择晶体管层40包括源极侧导电层41a和漏极侧导电层41b，如图4所示。源极侧导电层41a用作源极侧选择栅极线SGS。此外，源极侧导电层41a用作源极侧选择晶体管SSTr的栅极。漏极侧导电层41b用作漏极侧选择栅极线SGD。此外，漏极侧导电层41b用作漏极侧选择晶体管SDTr的栅极。[0066]源极侧导电层41a和漏极侧导电层41b被形成为沿行方向延伸且沿列方向具有特定的间距的条带。沿列方向交替设置源极侧导电层41a的对和漏极侧导电层41b的对。源极侧导电层41a形成在配置U型半导体34的一个柱状部分34a的上层处，而漏极侧导电层41b形成在配置U型半导体34的另一个柱状部分34a的上层处。源极侧导电层41a和漏极侧导电层41b由多晶硅(多晶Si)构成。[0067]如图4所示，选择晶体管层40包括源极侧孔42a和漏极侧孔42b。源极侧孔被形成为穿过源极侧导电层41a。源极侧孔42a形成在与存储器孔32对准的位置处。漏极侧孔42b被形成为穿过漏极侧导电层41b。漏极侧孔42b形成在与存储器孔32对准的位置处。[0068]如图4所示，选择晶体管层40包括源极侧栅极绝缘层43a、源极侧柱状半导体层44a、漏极侧栅极绝缘层43b、以及漏极侧柱状半导体层44b。源极侧柱状半导体层44a用作源极侧选择晶体管SSTr的体。漏极侧柱状半导体层44b用作漏极侧选择晶体管SDTr的体。[0069]源极侧栅极绝缘层43a形成在源极侧孔42a的侧壁上。源极侧柱状半导体层44a被形成为柱状形状以使其沿垂直于衬底10的方向延伸并与源极侧栅极绝缘层43a接触。漏极侧栅极绝缘层43b形成在漏极侧孔42b的侧壁上。漏极侧柱状半导体层44b被形成为柱状形状以使其沿垂直于衬底10的方向延伸并与漏极侧栅极绝缘层43b接触。[0070]源极侧栅极绝缘层43a和漏极侧栅极绝缘层43b由氧化硅(SiO2)构成。源极侧柱状半导体层44a和漏极侧柱状半导体层44b由多晶硅(多晶Si)构成。[0071]如果换一种方式来表达选择晶体管层40的上述结构，则是源极侧栅极绝缘层43a被形成为围绕源极侧柱状半导体层44a。源极侧导电层41a被形成为围绕源极侧栅极绝缘层43a和源极侧柱状半导体层44a。漏极侧栅极绝缘层43b被形成为围绕漏极侧柱状半导体层44b。漏极侧导电层41b被形成为围绕漏极侧栅极绝缘层43b和漏极侧柱状半导体层44b。[0072]如图4所示，布线层50形成在选择晶体管层40的上层上。布线层50包括源极线层51、插塞(plug)层52、以及位线层53。源极线层51用作源极线SL。位线层53用作位线BL。[0073]源极线层51被形成为沿行方向延伸的板状形状。源极线层51被形成为与沿列方向彼此邻近的源极侧柱状半导体层44a的对的上表面接触。插塞层52被形成为沿垂直于衬底10的方向延伸并接触漏极侧柱状半导体层44b的上表面。位线层53被形成为沿列方向延伸且在行方向上具有特定的间距的条带。位线层53被形成为与插塞层52的上表面接触。源极线层51、插塞层52、以及位线层53由诸如钨(W)的金属构成。[0074]接下来，参考图5描述控制电路AR2的具体结构。图5是示出控制电路AR2的具体结构的电路图。如图5所示，控制电路AR2包括地址解码器电路11、升压电路12a-12d、字线驱动电路13a和13b、背栅线驱动电路14、选择栅极线驱动电路15a和15b、源极线驱动电路16、读出放大器电路17、序列发生器(sequencer)18、以及行解码器电路19a和19b。[0075]如图5所示，地址解码器电路11向行解码器电路19a和19b输出信号BAD，并向读出放大器电路17输出信号CAD。信号BAD用于指定(specify)存储器块MB(块地址)。信号CAD用于指定存储器块MB内的列(列地址)。[0076]升压电路12a_12d产生使电压从电源电压升高的升压电压。如图5所示，升压电路12a将升压电压传送到字线驱动电路13a和13b。升压电路12b将升压电压传送到背栅线驱动电路14。升压电路12c将升压电压输出到源极线驱动电路16。升压电路12d将包括升压电压的信号RDEC输出到行解码器电路19a和1%。[0077]如图5所示，字线驱动电路13a输出信号VCG1-VCG4和信号VCGOFF1-VCG0FF4。字线驱动电路13b输出信号VCG5-VCG8和信号VCG0FF5-VCG0FF8。当驱动被选择的存储器块MB〈i>中的字线WL1-WL4时使用信号VCG1-VCG4，而当驱动未选择的存储器块MB〈x>中的字线WL1-WL4时使用信号VCGOFF1-VCG0FF4。当驱动被选择的存储器块MB〈i>中的字线WL5-WL8时使用信号VCG5-VCG8，而当驱动未选择的存储器块MB〈x>中的字线WL5-WL8时使用信号VCG0FF5-VCG0FF8。注意，在未选择的存储器块MB〈x>中的所有存储器串MS为未选择的存储器串MS。[0078]如图5所示，背栅线驱动电路14输出信号VBG和信号VBG0FF。当驱动被选择的存储器块MB〈i>中的背栅线BG时使用信号VBG，而当驱动未选择的存储器块MB〈x>中的背栅线BG时使用信号VBGOFF。[0079]如图5所示，选择栅极线驱动电路15a输出信号VSGS2、信号VS⑶I以及信号VSGOFF0选择栅极线驱动电路15b输出信号VSGSl、信号VS⑶2以及信号VSG0FF。当驱动被选择的存储器块MB〈i>中的第一列源极侧选择栅极线SGS和第二列源极侧选择栅极线SGS时分别使用信号VSGSl和信号VSGS2。当驱动被选择的存储器块MB〈i>中的第一列漏极侧选择栅极线SGD和第二列漏极侧选择栅极线SGD时分别使用信号VSGDl和信号VSGD2。当驱动未选择的存储器块MB〈x>中的源极侧选择栅极线SGS和漏极侧选择栅极线SGD时，使用信号VGSOFF。[0080]如图5所示，源极线驱动电路16输出信号VSL。当驱动源极线SL时使用信号VSL。[0081]如图5所示，读出放大器电路17根据列地址信号CAD输出信号VBL，从而将特定的位线BL充电到特定的电势，然后基于位线BL的电势改变来判断存储器串MS中的存储器晶体管MTr的保持数据。此外，读出放大器电路17根据列地址CAD向特定的位线BL输出适合写入数据的信号VBL。[0082]如图5所示，序列产生器18向上述电路11-17提供控制信号，从而控制上述电路11-17。[0083]如图5所示，为一个存储器块MB设置行解码器19a和19b各一个。将行解码器电路19a设置到存储器块MB的沿行方向的一端侧。将列解码器电路19b设置到存储器块MB的沿行方向的另一端侧。[0084]行解码器电路19a基于信号BAD、信号VCG1-VCG4以及信号VCGOFF1-VCG0FF4而向存储器晶体管MTrl-MTr4的栅极输入信号VCGl〈i>-VCG4〈i>(或信号VCGl〈x>-VCG4〈x>)。此外，行解码器电路19a基于信号BAD、信号VSGS2以及信号VSGOFF而选择性地将信号VSGS2<i>(或信号VSGS2〈x>)输入到第二列存储器单元MU中的源极侧选择晶体管SSTr的栅极。此外，行解码器电路19a基于信号BAD、信号VS⑶I以及信号VSGOFF而选择性地将信号VS⑶l〈i>(或信号VS⑶l〈x>)输入到第一列存储器单元MU中的漏极侧选择晶体管SDTr的栅极。[0085]行解码器电路19a包括NAND电路19aa、NOT电路19ab、电压转换电路19ac、第一传送晶体管Tral-Tra6,以及第二传送晶体管Trbl_Trb6。电压转换电路19ac基于经由NAND电路19aa和NOT电路19ab接收的信号BAD并基于信号RDEC而产生信号VSELa<i>(或VSELa〈x>)，并向第一传送晶体管Tral_Tra6的栅极输出该信号VSELa〈i>(或VSELa〈x>)。此外，电压转换电路19ac基于信号BAD并基于信号RDEC而产生信号VbSELa<i>(或VbSELa〈x>)，并向第二传送晶体管Trbl_Trb6的栅极输出该信号VbSELa〈i>(或VbSELa〈x>)。[0086]第一传送晶体管Tral_Tra4被连接在字线驱动电路13a与各自的字线WL1-WL4之间。第一传送晶体管Tral-Tra4基于信号VCG1-VCG4和VSELa〈i>而向字线WL1-WL4输出信号VCGl〈i>-VCG4〈i>。第一传送晶体管Tra5被连接在选择栅极线驱动电路15a与第二列存储器单元MU中的源极侧选择栅极线SGS之间。第一传送晶体管Tra5基于信号VSGS2和信号VSELa〈i>而将信号VSGS2〈i>输出到第二列存储器单元MU中的源极侧选择栅极线SGS0第一传送晶体管Tra6被连接在选择栅极线驱动电路15a与第一列存储器单元MU中的漏极侧选择栅极线S⑶之间。第一传送晶体管Tra6基于信号VS⑶I和信号VSELa〈i>而将信号VSGDl〈i>输出到第一列存储器单元MU中的漏极侧选择栅极线SGD。[0087]第二传送晶体管Trbl_Trb4被连接在字线驱动电路13a与各自的字线WL1-WL4之间。第二传送晶体管Trbl-Trb4基于信号VCGOFF1-VCG0FF4和VbSELa〈x>而向字线WL1-WL4输出信号VCG1〈X>-VCG4〈X>。第二传送晶体管Trb5被连接在选择栅极线驱动电路15a与第二列存储器单元MU中的源极侧选择栅极线SGS之间。第二传送晶体管Trb5基于信号VSGOFF和信号VbSELa〈x>而将信号VSGS2〈x>输出到第二列存储器单元MU中的源极侧选择栅极线SGS。第二传送晶体管Trb6被连接在选择栅极线驱动电路15a与第一列存储器单元MU中的漏极侧选择栅极线S⑶之间。第二传送晶体管Tra6基于信号VSGOFF和信号VbSELa<x>而将信号VS⑶l〈x>输出到第一列存储器单元MU中的漏极侧选择栅极线S⑶。[0088]行解码器电路19b基于信号BAD、信号VCG5-VCG8以及信号VCG0FF5-VCG0FF8而向存储器晶体管MTr5-MTr8的栅极输入信号VCG5〈i>-VCG8〈i>(或信号VCG5〈x>-VCG8〈x>)。此外，行解码器电路19b基于信号BAD、信号VSGSl以及信号VSGOFF而选择性地将信号VSGSl<i>(或信号VSGSl〈x>)输入到第一列存储器单元MU中的源极侧选择晶体管SSTr的栅极。此外，行解码器电路19b基于信号BAD、信号VS⑶2以及信号VSGOFF而选择性地将信号VS⑶2〈i>(或信号VS⑶2〈x>)输入到第二列存储器单元MU中的漏极侧选择晶体管SDTr的栅极。[0089]行解码器电路19b包括NAND电路19ba、NOT电路19bb、电压转换电路19bc、第一传送晶体管Trc1-Trc7、以及第二传送晶体管Trdl_Trd7。电压转换电路19bc基于经由NAND电路19ba和NOT电路19bb接收的信号BAD并基于信号RDEC而产生信号VSELb<i>(或VSELb〈x>)，并向第一传送晶体管Trcl-Trc7的栅极输出该信号VSELb〈i>(或VSELb〈x>)。此外，电压转换电路19bc基于信号BAD并基于信号RDEC而产生信号VbSELb<i>(或VbSELb〈x>)，并向第二传送晶体管Trdl-Trd7的栅极输出该信号VbSELb〈i>(或VbSELb〈x>)。[0090]第一传送晶体管Trcl-Trc4被连接在字线驱动电路13b与各自的字线WL5-WL8之间。第一传送晶体管Trcl-Trc4基于信号VCG5-VCG8和VSELb〈i>而向字线WL5-WL8输出信号VCG5〈i>-VCG8〈i>。第一传送晶体管Trc5被连接在背栅线驱动电路14与背栅线BG之间。第一传送晶体管Trc5基于信号VBG和信号VSELb〈i>而向背栅线BG输出信号VBG。第一传送晶体管Trc6被连接在选择栅极线驱动电路15b与第一列存储器单元MU中的源极侧选择栅极线SGS之间。第一传送晶体管Trc6基于信号VSGSl和信号VSELb〈i>而将信号VSGSl<i>输出到第一列存储器单元MU中的源极侧选择栅极线SGS。第一传送晶体管Trc7被连接在选择栅极线驱动电路15b与第二列存储器单元MU中的漏极侧选择栅极线SGD之间。第一传送晶体管Trc7基于信号VS⑶2和信号VSELb〈i>而将信号VS⑶2〈i>输出到第二列存储器单元MU中的漏极侧选择栅极线SGD。[0091]第二传送晶体管Trdl-TrcM被连接在字线驱动电路13b与各自的字线WL5-WL8之间。第二传送晶体管Trdl-Trd4基于信号VCG0FF5-VCG0FF8和VbSELb〈x>而向字线WL5-WL8输出信号VCG5〈X>-VCG8〈X>。第二传送晶体管Trd5被连接在背栅线驱动电路14与背栅线BG之间。第二传送晶体管Trd5基于信号VBGOFF和信号VbSELb〈x>而向背栅线BG输出信号VBG0FF。第二传送晶体管Trd6被连接在选择栅极线驱动电路15b与第一列存储器单元MU中的源极侧选择栅极线SGS之间。第二传送晶体管Trd6基于信号VSGOFF和信号VbSELb〈x>而将信号VSGSl〈x>输出到第一列存储器单元MU中的源极侧选择栅极线SGS。第二传送晶体管Trd7被连接在选择栅极线驱动电路15b与第二列存储器单元MU中的漏极侧选择栅极线S⑶之间。第二传送晶体管Trd7基于信号VSGOFF和信号VbSELb〈x>而将信号VS⑶2〈x>输出到第二列存储器单元MU中的漏极侧选择栅极线SGD。[0092]也就是，被连接到字线WL1-WL8的分别是第一传送晶体管Tral_Tra4和Trcl_Trc4以及第二传送晶体管Trbl-Trb4和Trdl_Trd4。被连接到源极侧选择栅极线SGS和漏极侧选择栅极线S⑶的分别是第一传送晶体管Tra5和Tra6(Trc6和Trc7)、以及第二传送晶体管Trb5和Trb6(Trd6和Trd7)。被连接到背栅线BG的是第一传送晶体管Trc5和第二传送晶体管Trd5。此外，当选择存储器串MS时，使第一传送晶体管Tral-Tra6和Trcl_Trc7导通。此外，当未选择存储器串MS时，使第二传送晶体管Trbl-Trb6和Trdl_Trd7导通。注意，所设置的用于向字线WL1-WL8提供信号的信号线的数目大于在一个存储器串MS中的存储器晶体管MTrl-MTr8的数目八，例如为十六。[0093]接下来，参考图6描述升压电路12a_12d的具体结构。图6是示出升压电路12a的电路图。注意，因为升压电路12b-12d的结构与升压电路12a的结构相似，下面将主要描述升压电路12a。[0094]升压电路12a利用电容器的充/放电来产生比电源电压Vdd高的电压。如图6所示，升压电路12a包括二极管121a-121n和充/放电电路122a_1221。注意，升压电路12a可以包括其他的二极管和充/放电电路。[0095]二极管121a_121e串联连接，如图6所示。此外，二极管121f_121n串联连接。二极管121a的一端被连接到二极管121f的一端。二极管121e的一端被连接到二极管121η的一端。[0096]如图6所示，充/放电电路122a_122d使其输出端子连接在二极管121a_121e之间。充/放电电路122e-1221使其输出端子连接在二极管121f-121n之间。充/放电电路122a-1221具有串联连接的AND电路123、反相器124、以及电容器125。[0097]充/放电电路122a_122d被配置为使其AND电路123的输入端子中的一个交替地接收信号Φ1或信号Φ2。充/放电电路122a-122d被配置为使其AND电路123的输入端子中的另一个接收信号PASS。[0098]充/放电电路122e_1221被配置为使其AND电路123的输入端子中的一个交替地接收信号ΦI或信号Φ2。充/放电电路122e-1221被配置为使其AND电路123的输入端子中的另一个接收信号PRG。[0099]这里，参考图7A和7B描述升压电路12a的操作。图7A和7B是示出升压电路12a的操作的时序图。如图7A和7B所示，升压电路12a根据产生的信号而将信号PASS或信号PRG设定到电源电压Vdd或地电压Vss。[0100]接下来，参考图8描述字线驱动电路13a和13b的具体结构。图8是示出字线驱动电路13a的电路图。注意，因为字线驱动电路13b的结构与字线驱动电路13a的结构相似，所以在下面主要描述字线驱动电路13a。[0101]如图8所示，通过第一至第八字线驱动电路13A-13H配置字线驱动电路13a。第一至第八字线驱动电路13A-13H分别输出信号VCG1-VCG4和VCGOFF1-VCG0FF4。注意，在字线驱动电路13b中，第一至第八字线驱动电路13A-13H分别输出信号VCG5-VCG8和VCG0FF5-VCG0FF8(未示出)。[0102]第一字线驱动电路13A包括NAND电路131a_131c、电压转换电路132、NOT电路133a和133b、以及传送晶体管134a_134e，如图8所示。NAND电路131a_131c的输入端子接收来自序列产生器18的控制信号。经由电压转换电路132而将NAND电路131a的输出端子连接到传送晶体管134a的栅极。经由NOT电路133a而将NAND电路131b的输出端子连接到传送晶体管134b和134c的栅极。NAND电路131c的输出端子被连接到传送晶体管134d的栅极。此外，经由NOT电路133b而将NAND电路131c的输出端子连接到传送晶体管134e的栅极。[0103]传送晶体管134a使其一端连接到升压电路12a的输出端子，而其另一端连接到节点135。这里，节点135输出信号VCG1。传送晶体管134b与传送晶体管134c串联连接。传送晶体管134b的另一端被连接到地电压Vss。传送晶体管134c的另一端被连接到节点135。传送晶体管134d与传送晶体管134e串联连接。传送晶体管134d的另一端被连接到电源电压Vdd。传送晶体管134e的另一端被连接到节点135。注意，第二至第八字线驱动电路13B-13H具有与第一字线驱动电路13A相似的结构。[0104]接下来，参考图9描述背栅线驱动电路14的具体结构。图9是示出背栅驱动电路14的电路图。[0105]通过第一和第二背栅线驱动电路14A和14B配置背栅线驱动电路14，如图9所示。第一和第二背栅线驱动电路14A和14B分别输出信号VBG和VBG0FF。[0106]第一背栅线驱动电路14A包括NAND电路141a_141c、电压转换电路142、N0T电路143a和143b、以及传送晶体管144a_144e，如图9所示。这些电路141a_141c、142、143a和143b以及传送晶体管144a-144e具有与第一字线驱动电路13A基本相似的连接关系，因此略去了对其的描述。注意，传送晶体管144a使其一端连接到升压电路12b，并且其另一端连接到节点145。节点145输出信号VBG。第二背栅线驱动电路14B具有与第一背栅线驱动电路14A相似的结构。[0107]接下来，参考图10描述选择栅极线驱动电路15a和15b的具体结构。图10是示出选择栅极线驱动电路15a的电路图。注意，因为选择栅极线驱动电路15b的结构与选择栅极线驱动电路15a的结构相似，因此下面将主要描述选择栅极线驱动电路15a。[0108]通过第一至第三选择栅极线驱动电路15A-15C配置选择栅极线驱动电路15a，如图10所示。第一至第三选择栅极线驱动电路15A-15C分别输出信号VSGS2、VS⑶I和VSG0FF。注意，在选择栅极线驱动电路15b中，第一至第三选择栅极线驱动电路15A-15C分别输出信号VSGS1、VS⑶2和VSGOFF(未示出)。[0109]第一选择栅极线驱动电路15A包括NAND电路151a和151b、N0T电路152a和152b、电压转换电路153a和153b、以及传送晶体管154a和154b，如图10所示。NAND电路151a和151b中的每一个都接收来自序列产生器18的控制信号。NAND电路151a和151b使其输出端子分别连接到电压转换电路153a和153b的一个输入端子。此外，NAND电路151a和153b使其输出端子分别经由NOT电路152a和152b而连接到电压转换电路153a和153b的另一个输入端子。电压转换电路153a和153b使其输出端子分别连接到传送晶体管154a和154b的栅极。[0110]传送晶体管154a使其一端连接地电压Vss，而其另一端连接到节点155。这里，节点155输出信号VSGS2。传送晶体管154b使其一端连接到电源电压Vdd，而其另一端连接到节点155。注意，第二和第三选择栅极线驱动电路15B和15C具有与第一选择栅极线驱动电路15A相似的结构。[0111]接下来，参考图11描述源极线驱动电路16的具体结构。图11是示出源极线驱动电路16的电路图。[0112]源极线驱动电路16包括NAND电路161a_161c、NOT电路162a_162c、电压转换电路163a-163c以及传送晶体管164a_164c，如图11所示。NAND电路161a_161c中的每一个都接收来自序列产生器18的控制信号。NAND电路161a-161c使其输出端子分别连接到电压转换电路163a-163c的一个输入端子。此外，NAND电路161a_161c使其输出端子分别经由NOT电路162a-162c而连接到电压转换电路163a_163c的另一个输入端子。电压转换电路163a-163c使其输出端子分别连接到传送晶体管164a_164c的栅极。[0113]传送晶体管164a使其一端连接到升压电路12c的输出端子，而其另一端连接到节点165。这里，节点165输出信号VSL。传送晶体管164b使其一端连接到地电压Vss，而其另一端连接到节点165。传送晶体管164c使其一端连接到电源电压Vdd，而其另一端连接到节点165。[0114]接下来，参考图12描述读出放大器电路17的具体结构。图12是示出读出放大器电路17的电路图。如图12所示，读出放大器电路17包括选择电路171a-171c、NAND电路172a和172b,NOT电路173a和173b以及电压转换电路174a和174b。选择电路171a_171c选择性地将位线BL连接到源极线SL，并将该位线BL的电势设定为与源极线SL相同的电势。[0115]选择电路171a和171c中的每一个都包括页缓冲器171A以及晶体管171B和171C，如图12所示。页缓冲器171A从位线BL接收信号，并基于所接收的信号而向外部和地址解码器电路11输出信号。晶体管171B使其一端连接到位线BL，而其另一端连接到页缓冲器171A。晶体管171B的栅极接收来自电压转换电路174a的输出信号V⑶T。晶体管171C使其一端连接到位线BL，而其另一端连接到源极线SL。晶体管171C的栅极接收来自电压转换电路174b的输出信号VRST。[0116]NAND电路172a和172b中的每一个都接收来自序列产生器18的控制信号。NAND电路172a和172b使其输出端子分别连接到电压转换电路174a和174b的一个输入端子。此外，NAND电路172a和172b使其输出端子分别经由NOT电路173a和173b而连接到电压转换电路174a和174b的另一个输入端子。电压转换电路174a基于所接收的信号而向晶体管171B的栅极输入信号VCUT。电压转换电路174b基于所接收的信号而向晶体管171C的栅极输入信号VRST。[0117][读取操作][0118]接下来，参考图13描述根据第一实施例的非易失性半导体存储器装置的读取操作。图13是示出根据第一实施例的读取操作的时序图。对被选择的存储器块MB〈i>中的第一列的被选择的存储器晶体管MTr中所包括的被选择的存储器晶体管MTr2执行图13示出的读取操作。注意，在未选择的存储器块MB〈x>中的所有存储器串MS为未选择的存储器串MS。[0119]首先，参考图13描述在被选择的存储器块MB〈i>中的操作。最初，在时刻tll，信号VBL升高到电压Vpre。也就是，将位线BL预充电到电压Vpre。然后，在时刻tl2，信号VSELa<i>和VSELb〈i>升高到电压Vpp。接下来，在时刻tl3，信号VSGSl〈i>和VS⑶l〈i>升高到电压Vdd。另外，在时刻tl3，信号VCGl〈i>、信号VCG3〈i>-VCG8〈i>以及VBG〈i>升高到读取通过电压Vread。注意，电压Vpp为用于使第一传送晶体管Tral_Tra4和Trcl_Trc4导通的电压。[0120]在时刻tl3之后，通过读出放大器电路15检测出位线BL的电压变化，由此读取在被选择的存储器晶体管MTr2中的数据。`[0121]接下来，参考图13描述在未选择的存储器块MB〈x>中的操作。首先，在时刻tll，信号VBL升高到电压Vpre。然后，在时刻tl2，信号VbSELa〈x>和VbSELb〈x>升高到电压Vpp0接下来，在时刻tl3，信号VCGl〈x>、VCG3〈x>、VCG6〈x>、VCG8〈x>以及VBG〈x>升高到读取通过电压Vread。注意，信号VCG2〈x>、VCG4〈x>、VCG5〈x>和VCG7〈x>被保持在电压Vss。[0122]现在参考图14描述在未选择的存储器块MB〈x>中的上述读取操作的要点。在图14中，假设存储器晶体管MTr3处于写入状态(电子被存储在电荷存储层中，并且该存储器晶体管的阈值电压具有正值)，并且假设存储器晶体管MTr6处于过擦除(over-erased)状态(由于过量的擦除操作，该存储器晶体管的阈值电压具有过大的负值)。也就是，假设存储器晶体管MTr3中的电荷存储层具有高浓度的电子，并假设存储器晶体管层MTr6中的电荷存储层具有高浓度的空穴。[0123]如果执行图13所示的操作，则在未选择的存储器块MB〈x>中的源极侧选择晶体管SSTr、漏极侧选择晶体管SDTr以及存储器晶体管MTr2、MTr4、MTr5和MTr7的体中没有形成沟道，如图14所示。另一方面，在存储器晶体管組'1'1、10^3、10^6和組^8以及背栅晶体管BTr的体中形成沟道。[0124]也就是，在根据第一实施例的非易失性半导体存储器装置的读取操作期间，对未选择的存储器串MS中的存储器晶体管MTrl-MTr8和背栅晶体管BTr的栅极交替地施加读取通过电压Vread和电压Vss，从而使存储器晶体管MTrl、MTr3、MTr6和MTr8以及背栅晶体管BTr的体的电势低于其他存储器晶体管MTr2、MTr4、MTr5和MTr7以及源极侧选择晶体管SSTr的体的电势。因为存储器晶体管被施加有电压Vread，因此在存储器晶体管的体中形成沟道而不论这些存储器晶体管是处于写入状态(MTrf)还是过擦除状态(MTr6)。[0125]上述读取操作导致在源极侧选择晶体管SSTr的体与源极线SL之间形成能量势垒，并且导致在漏极侧选择晶体管SDTr的体与位线BL之间形成能量势垒。这些能量势垒能够在读取操作期间抑制电流经由未选择的存储器串MS而从位线BL流动到源极线SL。[0126]此外，在存储器晶体管MTrl、MTr3、MTr6和MTr8以及背栅晶体管BTr的体中形成阱型电势。在阱型电势中捕获电子，从而可以抑制在读取操作期间电流经由未选择的存储器串MS而从位线BL流动到源极线SL。[0127][写入操作][0128]接下来，参考图15描述根据第一实施例的非易失性半导体存储器装置的写入操作。图15是示出根据第一实施例的写入操作的时序图。对在被选择的存储器块MB〈i>中的第一列的被选择的存储器晶体管MTr中所包括的被选择的存储器晶体管MTr2执行图15示出的写入操作。[0129]首先，在时刻t21，信号VSELa〈i>和VSELb〈i>升高到电压Vpp。然后，在时刻t22，信号VSL升高到电压Vdd。另外，在时刻t22，信号VBL在进行“I”写入的情况下升高到电压Vdd，而在进行“O”写入的情况下保持在电压Vss。接下来，在时刻t23，信号VS⑶l〈i>升高至IJ电压Vdd0另外，在时刻t23，信号VCG2〈i>升高至IJ电压Vprg,并且信号VCGl〈i>、VCG3〈i>-VCG8〈i>、以及VBG〈i>升高到电压Vpass。注意，电压Vpass是用于使存储器晶体管MTr导通的电压，而电压Vprg是用于使电荷存储在存储器晶体管MTr的电荷存储层中的电压。[0130]在时刻t23之后，对被选择的存储器晶体管MTr2的栅极施加特定的电压，从而执行写入操作。[0131][擦除操作][0132]接下来，参考图16描述根据第一实施例的非易失性半导体存储器装置的擦除操作。图16是示出根据第一实施例的擦除操作的时序图。对整个被选择的存储器块MB〈i>中的存储器晶体管MTrl-MTr8执行图16所示的擦除操作。[0133]首先，在时刻t31，信号VSELa〈i>和VSELb〈i>升高到电压Vdd。然后，在时刻t32，信号VSGSl<i>,VSGS2〈i>、VS⑶l〈i>、VS⑶2〈i>、VCGl〈i>-VCG8〈i>、以及VBG<i>升高到电压Vdd-Vth。接下来，在时刻t33，信号VSL和VBL升高到电压Vera。另外，在时刻t33，信号VSGSl〈i>、VSGS2〈i>、VS⑶l〈i>、VS⑶2〈i>、VCGl〈i>_VCG8〈i>、以及VBG〈i>被设定到浮置状态并且随后通过耦合而升压(boost)。然后，在时刻t34，将信号VCGl〈i>-VCG8〈i>以及VBG<i>降低到电压Vss。注意，电压Vera为导致产生GIDL电流的电压。[0134]在时刻t34之后，由GIDL电流产生的空穴被注入到存储器晶体管MTrl_MTr8的电荷存储层中，从而执行擦除操作。[0135][优点][0136]接下来，描述第一实施例的优点。如上述图14所示，在根据第一实施例的非易失性半导体存储器装置的读取操作期间，在未选择的存储器串MS中所包括的存储器晶体管MTrUMTr3、MTr6和MTr8以及背栅晶体管BTr的体中形成阱型电势。因此，在根据第一实施例的非易失性半导体存储器装置中的读取操作期间，可以抑制电流经由未选择的存储器串MS而从位线BL流动到源极线SL。[0137][第二实施例][0138][结构][0139]接下来，描述根据第二实施例的非易失性半导体存储器装置。描述根据第二实施例的非易失性半导体存储器装置的结构与第一实施例的相似，因此略去了对其的描述。注意，在第二实施例中，相同的标号被分派给与第一实施例中相同的结构，因此略去了对其的描述。[0140]在根据第二实施例的非易失性半导体存储器装置的读取操作期间，将电源电压Vdd施加到在未选择的存储器串MS中所包括的彼此邻近的存储器晶体管MTr(例如，MTr2和MTr3、和/或MTr5和MTr6)的栅极，从而使得邻近的存储器晶体管MTr之间的体的电势低于使地电压Vss施加到其栅极的其他存储器晶体管MTr的体的电势。电源电压Vdd为小于读取通过电压Vread的正电压。[0141][读取操作][0142]接下来，参考图17描述根据第二实施例的非易失性半导体存储器装置中的读取操作。图17是示出根据第二实施例的读取操作的时序图。在第二实施例的读取操作中，仅仅未选择的存储器块MB〈x>中的操作与第一实施例的操作不同。[0143]未选择的存储器块MB〈x>中的读取操作与第一实施例的区别在于，在时刻tl3，信号VCG2〈x>、VCG3〈x>、VCG6〈x>、以及VCG7〈x>升高到电源电压Vdd。注意，信号VCGl〈x>、VCG4〈x>、VCG5〈x>、VCG8〈x>以及VBG〈x>被保持在地电压Vss。与第一实施例相似地驱动其他信号。[0144]现在参考图18描述在未选择的存储器块MB〈x>中的上述读取操作的要点。在图18中，假设存储器晶体管MTr2和MTr3处于写入状态，并且假设存储器晶体管MTr6和MTr7处于过擦除状态。[0145]如果执行图17所示的操作，则在未选择的存储器块MB〈x>中的源极侧选择晶体管SSTr、漏极侧选择晶体管SDTr、存储器晶体管MTrl_MTr4、MTr5和MTr8以及背栅晶体管BTr的体中没有形成沟道，如图18所示。另一方面，虽然在连续地施加有电源电压Vdd的存储器晶体管MTr2和MTr4的体中没有形成沟道，但由于电压Vdd的边缘电场，在两个晶体管MTr2与MTr3之间形成沟道，而与存储器晶体管MTr2和MTr3中所存储的数据无关。此外，在存储器晶体管MTr2与MTr3之间的体中形成了小宽度的势阱。[0146]此外，由于存储器晶体管MTr6和MTr7处于过擦除状态，在其体中形成了连续扩展的沟道。结果，与存储器晶体管MTr5和MTr8(施加有电压Vss)的体的电势相比，在存储器晶体管MTr6和MTr7的直接下方的体的电势总体上降低(形成大宽度的势阱)。[0147]也就是，在根据第二实施例的非易失性半导体存储器装置中的读取操作期间，电压Vdd被施加到未选择的存储器串MS中的彼此邻近的存储器晶体管MTr2和MTr3、以及彼此邻近的存储器晶体管MTr6和MTr7的栅极，从而使在存储器晶体管MTr2和MTr3之间的体的电势以及在存储器晶体管MTr6和MTr7之间的体的电势低于其他存储器晶体管MTr的体的电势。[0148][优点][0149]接下来，描述第二实施例的优点。如图18所示，在未选择的存储器块MB〈x>中，在源极侧选择晶体管SSTr与源极线SL之间以及在漏极侧选择晶体管SDTr与位线BL之间，形成能量势垒。这些能量势垒能够抑制在根据第二实施例的非易失性半导体存储器装置中的读取操作期间电流经由未选择的存储器串MS而从位线BL流到源极线SL。[0150]此外，在未选择的存储器块MB〈x>中，在存储器晶体管MTr2与MTr3之间的体中形成阱型电势。此外，在存储器晶体管MTr6和MTr7的体中形成了连续扩展的阱型电势。在这些阱型电势中捕获电子，从而可以抑制在根据第二实施例的非易失性半导体存储器装置中的读取操作期间电流经由未选择的存储器串MS而从位线BL流到源极线SL。[0151][第三实施例][0152][结构][0153]接下来，参考图19和20描述根据第三实施例的非易失性半导体存储器装置的结构。图19是示出根据第三实施例的字线驱动电路13a的框图。图20是示出根据第三实施例的行解码器电路19a和19b的局部电路图。注意，在第三实施例中，相同的标号被分派给与第一和第二实施例相同的结构，因此略去了对其的描述。[0154]在根据第三实施例的非易失性半导体存储器装置的读取操作期间，电源电压Vdd仅仅被施加到在未选择的存储器串MS中所包括的背栅晶体管BTr的栅极，从而仅仅使背栅晶体管BTr的体的电势低于其他晶体管的体的电势。为了实现这样的结构，根据第三实施例的非易失性半导体存储器装置包括与第一实施例不同的字线驱动电路13a和13b、以及行解码器电路19a和19b。[0155]不需要使字线驱动电路13a和13b在读取操作期间驱动在未选择的存储器块MB<x>中所包括的字线WL1-WL8。因此，字线驱动电路13a与第一实施例的区别在于仅包括第一至第四字线驱动电路13A-13D且仅仅输出信号VCG1-VCG4，如图19所示。注意，字线驱动电路13b具有与字线驱动电路13a相似的结构。[0156]出于与上述字线驱动电路13a和13b相似的原因，行解码器电路19a具有略去了第二传送晶体管Trbl-Trb4的结构，如图20所示。行解码器电路相似地具有略去了第二传送晶体管Trdl-TrcM的结构。[0157][读取操作][0158]接下来，参考图21描述根据第三实施例的非易失性半导体存储器装置中的读取操作。图21是示出根据第三实施例的读取操作的时序图。在第三实施例的读取操作中，仅仅在未选择的存储器块MB〈x>中的操作与第一实施例的不同。[0159]未选择的存储器块MB〈x>中的操作与第一和第二实施例的区别在于，在时刻tl3，仅仅信号VBG〈x>升高到电源电压Vdd。注意，信号VCG1〈X>-VCG8〈X>被保持在地电压Vss。与第一实施例相似地驱动其他信号。[0160]现在参考图22描述未选择的存储器块MB〈x>中的上述读取操作的要点。在图22中，假设存储器晶体管MTr3处于写入状态，并且假设存储器晶体管MTr6处于过擦除状态。[0161]如果执行图21所示的上述操作，则在未选择的存储器块MB〈x>中的源极侧选择晶体管SSTr、漏极侧选择晶体管SDTr、以及存储器晶体管MTr1-MTr5、MTr7和MTr8的体中没有形成沟道，如图22所示。另一方面，分别在存储器晶体管MTr6和背栅晶体管BTr的体中形成了沟道。注意，在存储器晶体管MTr6的体中的沟道是基于存储器晶体管MTr6的过擦除状态。[0162]也就是，在根据第三实施例的非易失性半导体存储器装置中的读取操作期间，将电压Vdd仅仅施加到在未选择的存储器串MS中所包括的背栅晶体管BTr的栅极，从而使背栅晶体管BTr的体的电势低于其他晶体管。[0163][优点][0164]接下来，描述第三实施例的优点。如图22所示，在未选择的存储器块MB〈x>中，在源极侧选择晶体管SSTr与源极线SL之间以及在漏极侧选择晶体管SDTr与位线BL之间，形成能量势垒。这些能量势垒能够抑制在根据第三实施例的非易失性半导体存储器装置中的读取操作期间电流经由未选择的存储器串MS而从位线BL流到源极线SL。[0165]此外，在未选择的存储器块MB〈x>中，在背栅晶体管BTr的体中形成阱型电势。电子被捕获在该阱型电势中，从而可以抑制在根据第三实施例的非易失性半导体存储器装置中的读取操作期间电流经由未选择的存储器串MS而从位线BL流到源极线SL。[0166]另外，如图19和20所示，与第一和第二实施例相比，可以减小根据第三实施例的非易失性半导体存储器装置中的电路所占据的面积。[0167][第四实施例][0168][结构][0169]接下来，参考图23和24描述根据第四实施例的非易失性半导体存储器装置的结构。图23是示出字线驱动电路13a的电路图。图24是示出背栅线驱动电路14的电路图。注意，在第四实施例中，相同的标号被分派给与第一至第三实施例相同的结构，因此略去了对其的描述。[0170]在根据第四实施例的非易失性半导体存储器装置中的读取操作期间，将读取通过电压Vread施加到在未选择的存储器串MS中所包括的存储器晶体管MTr的栅极，从而使存储器晶体管MTr的体的电势低于其他晶体管的体的电势，这与第一实施例相似。此外，在根据第四实施例的非易失性半导体存储器装置中，将电压VNN施加到在未选择的存储器串MS中所包括的存储器晶体管MTr和背栅晶体管BTr，从而使存储器晶体管MTr和背栅晶体管BTr的体的电势高于其他晶体管的体的电势。注意，电压VNN为负电压。为了实现这样的结构，根据第四实施例的非易失性半导体存储器装置包括与第一实施例不同的升压电路12a和12b、字线驱动电路13a和13b、以及背栅线驱动电路14。[0171]升压电路12a向字线驱动电路13a和13b输入具有负电压VNN的信号。升压电路12b向背栅线驱动电路14输入具有负电压VNN的信号。[0172]如图23所示，字线驱动电路13a包括与第一实施例不同的第一至第八字线驱动电路13A”-13H”。注意，因为字线驱动电路13b的结构与字线驱动电路13a的结构相似，因此在下面主要描述字线驱动电路13a。[0173]第一字线驱动电路13A”包括NAND电路131a”_131c”、N0T电路132a”_132c”、电压转换电路133a”-133c”、以及传送晶体管134a”_134c”。NAND电路131a”_131c”中的每一个都接收来自序列产生器18的控制信号。NAND电路131a”-131c”使其输出端子分别连接到电压转换电路133a”-133c”的输入端子中的一个。此外，NAND电路131a”_131c”使其输出端子经由NOT电路132a”-132c”而分别连接到电压转换电路133a”_133c”的输入端子中的另一个。电压转换电路133a”-133c”使其输出端子分别连接到传送晶体管134a”_134c”的栅极。[0174]传送晶体管134a”使其一端连接到升压电路12a的输出端子，而其另一端连接到节点135”。这里，节点135”输出信号VCG1。传送晶体管134b”使其一端连接到地电压Vss，而其另一端连接到节点135”。传送晶体管134c”使其一端连接到电源电压Vdd，而其另一端连接到节点135”。注意，第二至第八字线驱动电路13B”-13H”具有与第一字线驱动电路13A”相似的结构。[0175]背栅线驱动电路14包括与第一实施例不同的第一和第二背栅线驱动电路14A”和14B”，如图24所示。第一背栅线驱动电路14”包括NAND电路141a”_141c”、NOT电路142a”-142c”、电压转换电路143a"-143c"以及传送晶体管144a”_144c”。这些电路141a”-141c”、142a”-142c”、143a”-143c”以及传送晶体管144a”_144c”具有的连接关系与上述第一字线驱动电路13A”相似，因此略去了对其的描述。注意，传送晶体管144a”使其一端连接到升压电路12b的输出端子，而其另一端连接到节点145”。节点145”输出信号VBG0注意，第二背栅线驱动电路14B”与第一背栅线驱动电路14A”相似的结构。[0176][读取操作][0177]接下来，参考图25描述根据第四实施例的非易失性半导体存储器装置的读取操作。图25是示出根据第四实施例的读取操作的时序图。在第四实施例的读取操作中，仅仅未选择的存储器块MB〈x>中的操作与第一实施例不同。[0178]未选择的存储器块MB〈x>中的操作与第一到第三实施例的区别在于，在时刻tl3，信号VCGl〈x>、VCG8〈x>以及VBG〈x>下降到电压VNN。此外，信号VCG3〈x>和VCG6〈x>升高到读取通过电压Vread。注意，信号VCG2〈x>、VCG4〈x>、VCG5<x>以及VCG7〈x>被保持在地电压Vss。与第一实施例相似地驱动其他信号。[0179]现在参考图26描述未选择的存储器块MB〈x>的上述读取操作的要点。在图26中，假设存储器晶体管MTr3处于写入状态，并且假设存储器晶体管MTr6处于过擦除状态。[0180]如果执行图25所示的上述操作，则在未选择的存储器块MB〈x>中的源极侧选择晶体管SSTr、漏极侧选择晶体管SDTr、存储器晶体管MTrl、MTr2、MTr4、MTr5、MTr7和MTr8以及背栅晶体管BTr的体中没有形成沟道，如图26所示。另一方面，分别在存储器晶体管MTr3和存储器晶体管MTr6的体中形成了沟道。此外，在存储器晶体管MTrl和MTr8以及背栅晶体管BTr的体中的空穴浓度增加。[0181]也就是，在根据第四实施例的非易失性半导体存储器装置中的读取操作期间，电压Vread被施加到未选择的存储器串MS中的存储器晶体管MTr3和MTr5的栅极，从而使存储器晶体管MTr3和MTr5的体的电势低于其他晶体管。另一方面，在根据第四实施例的非易失性半导体存储器装置的读取操作期间，负电压VNN被施加到未选择的存储器串MS中的存储器晶体管MTrl和MTr8以及背栅晶体管BTr的栅极，从而使存储器晶体管MTrl和MTr8以及背栅晶体管BTr的体的电势高于其他晶体管。此外，将存储器晶体管MTr2、MTr4、MTr5和MTr7的栅极设定到地电压Vss，以便施加有电压VNN的栅极不邻近施加有读取通过电压Vread的栅极。这是为了防止在存储器晶体管MTr的体中出现由电压VNN和读取通过电压Vread导致的大电场。[0182][优点][0183]接下来，描述第四实施例的优点。如图26所示，在未选择的存储器块MB〈x>中，在源极侧选择晶体管SSTr与源极线SL之间以及在漏极侧选择晶体管SDTr与位线BL之间，形成能量势垒。这些能量势垒能够抑制在根据第四实施例的非易失性半导体存储器装置中的读取操作期间电流经由未选择的存储器串MS而从位线BL流到源极线SL。[0184]此外，在未选择的存储器块MB〈x>中，在存储器晶体管MTr3和MTr6的体中形成阱型电势。电子被捕获在该阱型电势中，从而可以抑制电流从位线BL流到源极线SL。此外，存储器晶体管MTrl和MTr8以及背栅晶体管BTr的体构成了势垒，该势垒能够抑制在根据第四实施例的非易失性半导体存储器装置中的读取操作期间电流经由未选择的存储器串MS而从位线BL流到源极线SL。[0185][其他实施例][0186]虽然结束了对根据本发明的非易失性半导体存储器装置的实施例的描述，但应该注意，本发明不局限于上述实施例，而是可以在不背离本发明的范围和精神的情况下进行各种调整、增加和替代等等。【权利要求】1.一种非易失性半导体存储器装置，包括:包括第一存储器串的第一单元，所述第一存储器串包括第一存储器基元和第二存储器基元，所述第一存储器基元和所述第二存储器基元串联电连接；包括第二存储器串的第二单元，所述第二存储器串包括第三存储器基元和第四存储器基元，所述第三存储器基元和所述第四存储器基元串联电连接，所述第二单元不同于所述第一单元；以及控制电路，其被配置为执行读取操作以从所述第一存储器基元读取数据，所述控制电路被配置为，在所述读取操作期间，向所述第三存储器基元的栅极施加第一电压，并向所述第四存储器基元的栅极施加低于所述第一电压的第二电压。2.根据权利要求1所述的非易失性半导体存储器装置，其中，所述第一电压为使所述第三存储器基元导通的正电压而不考虑在所述第三存储器基元中存储的数据。3.根据权利要求1所述的非易失性半导体存储器装置，其中，所述第三存储器基元邻近所述第四存储器基元。4.根据权利要求1所述的非易失性半导体存储器装置，其中，所述第二存储器串包括第五存储器基元和第六存储器基元，所述第五存储器基元和所述第六存储器基元串联电连接，并且，所述控制电路被配置为，在所述读取操作期间，向所述第五存储器基元的栅极施加所述第一电压。5.根据权利要求4所述的非易失性半导体存储器装置，其中，所述第三存储器基元邻近所述第五存储器基元。6.根据权利要求5所述的非易失性半导体存储器装置，其中，所述第四存储器基元邻近所述第六存储器基元，并且，所述控制电路被配置为，在所述读取操作期间，向所述第六存储器基元的栅极施加所述第二电压。7.根据权利要求1所述的非易失性半导体存储器装置，其中，所述第一电压为正电压，该正电压小于读取通过电压。8.根据权利要求1所述的非易失性半导体存储器装置，其中，所述第一存储器串包括第一背栅晶体管，所述第二存储器串包括第二背栅晶体管，其中，至少所述第一存储器串或所述第二存储器串还包括:半导体层，其包括沿垂直于衬底的方向延伸的柱状部分；电荷存储层，其围绕所述柱状部分；第一导电层，其围绕所述柱状部分，其中所述电荷存储层被夹在所述第一导电层与所述柱状部分之间，所述第一导电层平行于所述衬底延伸；接合位于所述半导体层中的柱状部分的对的下端的部分；以及第二导电层，其围绕所述接合部分，其中所述电荷存储层被夹在所述第二导电层与所述接合部分之间，所述第二导电层平行于所述衬底延伸，并且其中，所述非易失性半导体存储器装置还包括第一传送晶体管和第二传送晶体管，所述第一传送晶体管的一端电连接到所述第二导电层，所述第二传送晶体管的一端电连接到所述第二导电层。9.根据权利要求1所述的非易失性半导体存储器装置，其中，所述第二电压为负电压或地电压。10.根据权利要求1所述的非易失性半导体存储器装置，其中，所述第二存储器串包括第五存储器基元，所述第五存储器基元、第三存储器基元以及第四存储器基元串联电连接，其中，在所述读取操作期间，所述控制电路被配置为向所述第五存储器基元的栅极施加低于所述第二电压的第三电压，所述第四存储器基元位于所述第三存储器基元与所述第五存储器基元之间。11.根据权利要求10所述的非易失性半导体存储器装置，其中，所述第一电压是正电压，所述第二电压是地电压，并且所述第三电压是负电压。12.—种在非易失性半导体存储器装置中读取操作的方法，所述非易失性半导体存储器装置包括:包括第一存储器串的第一单元，所述第一存储器串包括第一存储器基元和第二存储器基元，所述第一存储器基元和所述第二存储器基元串联电连接；包括第二存储器串的第二单元，所述第二存储器串包括第三存储器基元和第四存储器基元，所述第三存储器基元和所述第四存储器基元串联电连接，所述第二单元不同于所述第一单元，所述方法包括:在从所述第一存储器基元读取数据的读取操作期间，向所述第三存储器基元的栅极施加第一电压；以及在从所述第一存储器基元读取数据的读取操作期间，向所述第四存储器基元的栅极施加低于所述第一电压的第二电压。13.根据权利要求12所述的方法，其中，所述第一电压为使所述第三存储器基元导通的正电压而不考虑在所述第三存储器基元中存储的数据。14.根据权利要求13所述的方法，其中，包括所述第二存储器串的所述非易失性半导体存储器装置包括第五存储器基元，所述第五存储器基元、第三存储器基元以及第四存储器基元串联电连接，其中，所述方法还包括:向所述第五存储器基元的栅极施加低于所述第二电压的第三电压，所述第四存储器基元位于所述第三存储器基元与所述第五存储器基元之间。【文档编号】G11C16/24GK103824596SQ201410016169【公开日】2014年5月28日申请日期:2010年3月10日优先权日:2009年9月18日【发明者】板垣清太郎,福住嘉晃,岩田佳久申请人:株式会社东芝