带有匹配地址控制的多端口存储器的制造方法
【专利摘要】公开了一种带有匹配地址控制的多端口存储器。在多端口SRAM中，第一位单元耦合于第一和第二字线以及第一和第二位线对。第二位单元耦合于所述第一和第二字线以及第三和第四位线对。第一数据线对通过第一开关逻辑耦合于所述第一位线对以及通过第二开关逻辑耦合于所述第三位线对，以及第二数据线对通过第三开关逻辑耦合于所述第二位线对以及通过第四开关逻辑耦合于所述第四位线对。如果第一和第二访问地址的至少一部分之间存在匹配，所述第三开关逻辑和第四开关逻辑的状态被设置为使得所述第二位线对和所述第四位线对保持从所述第二读/写数据线对解除耦合。
【专利说明】带有匹配地址控制的多端口存储器
【技术领域】
[0001]本发明通常涉及半导体装置，更具体的说涉及带有匹配地址控制的多端口半导体存储器装置。
【背景技术】
[0002]随着半导体技术的最新进展，允许高速读/写操作的更小尺寸和更大容量的存储器已经开发。此外，所谓的包括了多个输入端口和输出端口的多端口存储器已被用于不同地址的读/写数据。
[0003]通过给存储器单元的存储元件提供对一个以上资源的访问，多端口存储器，例如在多核处理器或处理器和总线之间的接口的情况下，已较为常用。多端口存储器的问题之一是如何协调提供对一个以上资源的访问这个方面。这种能力通常是通过使用等待状态和/或仲裁实现的。这可能会导致不希望的不可预测访问时间。
[0004]因此，就需要改进了上面讨论的一个或多个问题的多端口存储器。
【专利附图】
【附图说明】
[0005]本发明通过举例的方式说明并且没具有被附图所限定，在附图中类似的参考符号表示相同的元素。附图中元素的说明是为了简便以及清晰，不一定按比例绘制。
[0006]图1根据实施例，是多端口存储器的方框图；
[0007]图2是组合电路、逻辑、以及图1的多端口存储器的一部分的方框图；以及
[0008]图3是图1的多端口存储器的存储器单元的电路图。
【具体实施方式】
[0009]一方面，当位单元被两个端口选择的时候，端口的位线对保持从所选择的存储器单元的存储节点及其数据线对解除耦合，而其它端口的位线对耦合于所选择的存储器单元的存储节点及其数据线对。而且，端口的所选择的字线保持禁用，而其它端口的所选择的字线被启用。因此，防止了一个端口的位线对的电容不利地影响对所选择的位单元的访问，而其它端口的位线对提供了所需的访问。此外，与对共同位单元的同时多端口访问相关联的位单元稳定性问题可以避免。访问可以是读或写。一个端口的数据线对耦合于其它端口的数据线对，以确保对所选择的位单元的访问对两个端口都是有效的。结果是，对于这两个端口都可以实现所需的访问，同时避免了在两个位线对耦合于所选择的位单元的存储节点而可能发生的性能下降。通过参照附图和下面的描述可以更好地理解。
[0010]图1所显示的是存储器10，该存储器具有阵列12、端口 A行解码器14、端口 B行解码器16、列电路18、端口 A行地址缓冲器20、端口 B行地址缓冲器22、匹配检测器24、端口 A列地址缓冲器26、以及端口 B列地址缓冲器28。端口 A行解码器14包括行解码器30和行解码器32。端口 B行解码器16包括行解码器34和行解码器36。阵列12包括位单元38、40、42、以及 44。[0011]图3所显示的是示例存储器单元89的电路图，该示例存储器单元是阵列12的其它位单元，例如存储器单元38、40、42、以及44的示例。是静态随机存取存储器(SRAM)单元的位单元38包括被连接到节点84和节点86以及在本例子中是N-沟道晶体管的晶体管88、90、92、以及94的反相器80和82。反相器80具有被连接到节点84的输入以及被连接到节点86的输出。反相器82具有被连接到节点86的输入以及被连接到节点84的输出。节点84和86是存储器单元38的存储节点。晶体管88具有被连接到节点84的第一电流电极、被连接到字线WLA的控制电极(其中字线WLA是端口 A字线)、以及被连接到位线BLAb的第二电流电极，其中位线BLAb是端口 A的互补位线。晶体管90具有被连接到节点86的第一电流电极、被连接到字线WLA的控制电极、以及被连接到位线BLA的第二电流电极，其中位线BLA是端口 A的真位线。晶体管92具有被连接到节点84的第一电流电极、被连接到字线WLB的控制电极(其中字线WLB是端口 B的字线)、以及第二电流电极，所述第二电流电极被连接到端口 B的互补位线BLBb。晶体管94具有被连接到节点86的第一电流电极、被连接到字线WLB的控制电极和端口 B的真位线BLB。节点84和86是存储节点，该存储节点通过节点84的晶体管88和92以及节点86的晶体管90和94被访问。反相器80和82可以被认为是存储锁存器。当存储器单元89被端口 A选择的时候，晶体管90和88被启用，并且用于将存储节点耦合于端口 A位线对。当存储器单元89被端口 B选择的时候，晶体管92和94被启用。如果存储器单元89被端口 A和端口 B选择的时候，晶体管88和90被启用而晶体管92和94通过取消选择字线WLB而被保持禁用，使得位线BLBb与和BLB保持与存储节点84和86隔离。在该例子中，位线被用于写存储节点84和86或从存储节点84和86读。字线是用于启用存储节点和位线之间的耦合。晶体管88、90、92、以及94的控制电极可以被认为是使能输入，以及第二电流电极可以被认为是访问节点。
[0012]阵列12包括四个以上的位单元，其可以被称为存储器单元，在图1中显示为存储器单元38、40、42、以及44。存储器单元38和40具有被连接到字线WLOA的第一使能输入以及被连接到字线WLOB的第二使能输入。存储器单元38的端口 A的接入节点被连接到真位线和互补位线BLOA和BLOAb,而端口 B的接入节点被连接到真位线和互补位线BLOB和BLOBb。存储器单元40的端口 A的接入节点被连接到真位线和互补位线BLlA和BLlAb,而端口 B的接入节点被连接到真位线和互补位线BLlB和BLIBb。存储器单元42和44具有被连接到字线WLOA的第一使能输入以及被连接到字线WLOB的第二使能输入。存储器单元42的端口 A的接入节点被连接到真位线和互补位线BLOA和BLOAb，而端口 B的接入节点被连接到真位线和互补位线BLOB和BLOBb。存储器单元44的端口 A的接入节点被连接到真位线和互补位线BLlA和BLlAb,而端口 B的接入节点被连接到真位线和互补位线BLlB和BLIBb。端口 A行地址缓冲器20提供了用于端口 A的行地址信号的真信号和互补信号。端口 B行地址缓冲器22提供了用于端口 B的行地址信号的真信号和互补信号。当其分别是逻辑高选择字线WLOA和WLlA的时候，行解码器30和32耦合于端口 A的真地址信号和互补地址信号的组合。当其分别是逻辑高选择字线WLOB和WLlB的时候，行解码器34和36耦合于端口 B的真地址信号和互补地址信号的组合。匹配检测器24耦合于地址缓冲器20和22并且当其提供了相同地址以及提供了匹配指示MI的真信号和互补信号的时候进行检测。当端口 A和端口 B的行地址是相同的时候，这意味着端口 A和端口 B的所选择的字线是用于相同行的。这样的例子是被选择的字线WLOA和WL0B。响应于由端口 A列地址缓冲器26和端口 B列地址缓冲器28所提供的列地址，列电路18耦合于位线BLOA、BLOAb、BLOB、BLOBb、BL1A、BLlAb, BLlB以及BLIBb、在这些位线之间选择、在所选择的位线感测数据、以及将所感测的数据耦合于端口 A的全局数据线⑶LA和B端口的⑶LB。被连接到相同单元列的相同端口的真位线和互补位线可以被称为位线对。例如，位线BLOA和BLOAb形成了位线对。同样，图2中所显示的数据线对DLA和DLAb可以被称为数据线对。
[0013]图2中所显示的是更详细的列电路18。列电路18包括晶体管52、54、56、58、60、62、64、66、端口 A的读/写(R/W)A缓冲器68、R/W缓冲器70、“与，，门76以及“与”门78。晶体管52具有被连接到位线BLOA的第一电流电极、用于接收端口 A的列地址CAOA的控制电极、以及第二电流电极，所述第二电流电极耦合于被连接到R/W A缓冲器68的端口 A的真数据线DLA。晶体管54具有被连接到位线BLOAb的第一电流电极、用于接收列地址CAOA的控制电极、以及第二电流电极，所述第二电流电极被连接到与R/W A缓冲器68相连接的互补数据线DLAb。晶体管56具有被连接到位线BLOB的第一电流电极、被连接到“与”门76的输出的控制电极、以及第二电流电极，所述第二电流电极耦合于与端口 B的R/W B缓冲器68相连接的端口 B的真数据线DLB。“与”门76具有用于接收端口 B的列地址CAOB的第一输入以及第二输入，所述第二输入用于当匹配检测器检测到端口 A和端口 B行地址是相同的时候接收由匹配检测器24提供的互补匹配指示MIb。当检测到匹配的时候，匹配指示MI是逻辑高。因此，互补指示MIb的逻辑低表示已检测到匹配。当未检测到匹配的时候，互补指示Mlb是逻辑高，使得端口 B的列地址信号CAOB被传递给晶体管58的控制栅极。晶体管58具有被连接到位线BLOBb的第一电流电极、被连接到“与”门76的输出的控制电极、以及第二电流电极，所述第二电流电极耦合于与端口 B的R/W B缓冲器70相连接的端口 B的互补数据线DLBb。晶体管60具有被连接到位线BLlA的第一电流电极、用于接收端口 A的列地址CAlA的控制电极、以及第二电流电极，所述第二电流电极耦合于与R/W A缓冲器68相连接的端口 A的真数据线DLA。晶体管62具有被连接到位线BLlAb的第一电流电极、用于接收列地址CAlA的控制电极、以及第二电流电极，所述第二电流电极被连接到与R/W A缓冲器68相连接的互补数据线DLAb。晶体管64具有被连接到位线BLlB的第一电流电极、被连接到“与”门78的输出的控制电极、以及第二电流电极，所述第二电流电极耦合于与端口B的R/W B缓冲器70相连接的端口 B的真数据线DLB。“与”门76具有用于接收端口 B的列地址CAlB的第一输入，以及第二输入，所述第二输入用于当匹配检测器检测到端口 A和端口 B行地址是相同的时候接收匹配检测器24所提供的互补匹配指示MIb。正如先前所描述的互补匹配信号MIb，当未检测到匹配的时候，互补指示Mlb是逻辑高，使得端口 B的列地址信号CAlB被传递给晶体管64的控制栅极。晶体管66具有被连接到位线BLlBb的第一电流电极、被连接到“与”门78的输出的控制电极、以及第二电流电极，所述第二电流电极耦合于与端口 B的R/W B缓冲器70相连接的端口 B的互补数据线DLlBb。晶体管72具有耦合于端口 A的互补数据线DLAb的第一电流电极、耦合于匹配指示信号MI的控制电极、以及耦合于端口 B的互补数据线DLBb的第二电流电极。晶体管74具有耦合于端口 A的真数据线DLA的第一电流电极、耦合于匹配指示信号MI的栅电极、以及耦合于端口 B的真数据线DLB的第二电流电极。
[0014]对于读来说，位线上存在的数据被选择性地耦合于数据线对DLA和DLAb以及数据线对DLB和DLBb。该选择是由端口 A的列地址信号CAOA和CAlA以及端口 B的列地址信号CaOB和CAlB进行的。R/W A缓冲器68和R/W B缓冲器70每个包括感测电路和写驱动器。对于读来说，R/W A缓冲器68和R/W B缓冲器70分别感测数据线对DLA和DLBb以及数据线对DLB和DLBb上存在的数据。感测之后，数据被提供到全局数据线⑶LA和⑶LB上。对于写来说，数据在全局数据线⑶LA和⑶LB上被接收。然后，数据被R/W A缓冲器68和R/WB缓冲器70的写驱动器分别写到数据线对DLA和DLAb以及数据线对DLB和DLBb上。针对写来选择位线的方式与针对读来选择位线的方式相同。在这个例子中，选择是到一对二的选择。与列地址相关联的位线对是选择用于正常操作的位线对，其中在正常操作中，端口 A和B的行地址是不同的。对于端口 A，列地址CAOA与位线对BLOA和BLOAb相关联，而列地址CAlA与位线对BLlA和BLlAb相关联。对于端口 B，列地址CAOB与位线对BLOB和BLOBb相关联，而列地址CAlB与位线对BLlB和BLlBb相关联。
[0015]对于行地址是不同的正常操作，匹配检测器24检测到不存在匹配，使得端口 A和端口 B地址缓冲器给端口 A和端口 B行解码器提供各自的行地址。因此，例如，行解码器30、端口 A行解码器可能通过启用字线WLOA做出响应，而行解码器36、端口 B行解码器可能通过启用字线WLlB做出响应。然后，端口 A位线对沿着被连接到字线WLOA和WLOB的存储器单元行被耦合于存储器单元的存储节点。同样，端口 B位线对沿着被连接到字线WLlA和WLlB的存储器单元行被耦合于存储器单元的存储节点。然后，在这种情况下，端口 A沿着被连接到字线WLOA和WLlA的行可以对所选择的存储器单元进行读或写，而端口 B 口沿着被连接到字线WLOB和WLlB的行可以对所选择的存储器单元进行读或写。由于行地址是不同的，因此，匹配指示MI未被断言，使得真匹配指示信号MI是逻辑低，该逻辑低具有晶体管72和74处于非导通时的效果。在这种行地址是不同的情况下，互补匹配指示信号MIb是逻辑高，使得“与”门76和78的输出分别与列地址信号CAOB和CAlB是相同的。在这种情况下，端口 A和端口 B的操作对其它的影响很小(如果有的话)。只有一对位线沿着所选择的行耦合于任何给定存储器单元的存储节点。另一方面，如果行地址是相同的，则操作被区别对待，以避免存储器单元的存储节点耦合于两对位线。
[0016]对于端口 A和端口 B的行地址是相同的情况，匹配检测器24检测到它们是相同的，并且断言对端口 A和端口 B行解码器34和36以及列电路18的匹配指示MI。端口 B行解码器34和36通过禁用其输出做出响应，使得没有端口 B字线被启用。因此，例如，如果行解码器30和34被端口 A和端口 B行地址选择，则行解码器30将被选择并且启用字线WL0A,但是行解码器34将不被启用以及字线WLOB将不被启用。随着字线WLOB沿着所选择的行未启用存储器单元的存储节点，存储器单元38和40将不会耦合于端口 B位线对。因此，端口 B位线对的电容将不会被添加到端口 A位线对的电容，其中端口 A位线对沿着所选择的行耦合于存储器单元的存储节点。此外，避免了将一个以上位线对耦合于共用位单元所造成的位单元不稳定性。而且，端口 B位线对从数据线对解除耦合。“与”门76和78接收互补匹配指示信号MIb，其中当存在行地址匹配的时候，该匹配指示信号MIb为逻辑低，使得AND门76和78输出逻辑低，而与列地址信号CAOB与和CAlB的逻辑状态无关。因此，晶体管58和64处于非导通，其使位线对BLOB和BLOBb以及位线对BLlB和BLlBb保持从数据线对DLB和DLBb解除耦合。随着真匹配指示信号MI为逻辑高，晶体管72和74导通，其具有将数据线对DLA和DLAb同数据线对DLB和DLBb耦合在一起的效果。这允许通过R/W A和R/W B缓冲器68和70中的一个或二者来达到感测和写。因此，通过端口 A和端口 B的读和写的灵活性没有被牺牲，同时端口 B位线对的电容未被添加到端口 A位线对的电容。在主负载是位线电容以及存储器单元的驱动能力相对低以保持单元大小为低的情况下，这对于读来说尤为重要。位线电容在感测设计方面非常明显并且明显增加了感测时间。如果由多端口选择一个以上的位线对，积极的感测设计和单元大小可以冒险翻转位单元的状态。因此，可以看出电容倍增问题和位单元稳定性问题可以避免，同时，当使用相同位线对用于读和写二者的时候，从两个端口进行读和写的灵活性可以保持。
[0017]目前应了解提供了包括多个字线的第一字线和第二字线的多端口静态随机存取存储器(SRAM)。所述多端口 SRAM还包括多个位线对的第一位线对、第二位线对、第三位线对以及第四位线对。所述多端口 SRAM还包括耦合于所述多个字线和所述多个位线对的位单元阵列，其中所述位单元阵列包括:第一位单元，所述第一位单元具有第一存储锁存器并且耦合于所述第一字线和所述第一位线对，以访问第一存储锁存器，以及耦合于所述第二字线和所述第二位线对，以访问所述第一存储锁存器；以及第二位单元，所述第二位单元具有第二存储锁存器并且耦合于所述第一字线和所述第三位线对，以访问第二存储锁存器，以及耦合于所述第二字线和所述第四位线对，以访问所述第二存储锁存器。所述多端口SRAM还包括用于访问所述位单元阵列的第一组多个读/写数据线对的第一读/写数据线对，以及用于访问所述位单元阵列的第二组多个读/写数据线对的第二读/写数据线对，其中所述第一读/写数据线对经由第一开关逻辑耦合于所述第一位线对，以及经由第二开关逻辑耦合于所述第三位线对，所述第二读/写数据线对经由第三开关逻辑耦合于所述第二位线对，以及经由第四开关逻辑耦合于所述第四位线对。所述多端口 SRAM还包括匹配检测器，所述匹配检测器基于第一访问地址的至少一部分是否与第二访问地址的至少一部分相匹配，来提供匹配指示，以及响应于所述匹配指示指出匹配，所述第三开关逻辑和第四开关逻辑的状态被设置为使得所述第二位线对和所述第四位线对保持从所述第二读/写数据线对解除耦合。所述多端口 SRAM可能还包括耦合电路，其中响应于所述匹配指示指出了匹配，所述耦合电路将所述第一读/写数据线对和第二读/写数据线对的真数据线彼此耦合，以及将所述第一读/写数据线对和第二读/写数据线对的互补数据线对彼此耦合。所述多端口 SRAM可能进一步特征在于，所述耦合电路包括:第一晶体管，所述第一晶体管具有第一电流电极、第二电流电极和控制电极，所述第一电流电极被连接到所述第一读/写数据线对的真数据线，所述第二电流电极被连接到所述第二读/写数据线对的真数据线，以及所述控制电极被耦合以接收所述匹配指示；以及第二晶体管，所述第二晶体管具有第一电流电极、第二电流电极和控制电极，所述第一电流电极被连接到所述第一读/写数据线对的所述互补数据线，所述第二电流电极被连接到所述第二读/写数据线对的所述互补数据线，以及所述控制电极被耦合以接收所述匹配指示。所述多端口 SRAM可能还包括列解码电路，所述列解码电路响应于所述第一访问地址来提供第一列解码输出，以及响应于所述第二访问地址来提供了第二列解码输出。所述多端口 SRAM的进一步特征在于，响应于所述匹配指示未指出匹配，所述第一开关逻辑和第二开关逻辑的状态由所述第一列解码输出确定，使得所述第一位单元和第二位单元中的一个被所述第一读/写数据线对访问，以及所述第三开关逻辑和第四开关逻辑的状态由所述第二列解码输出确定，使得所述第一位单元和第二位单元中的一个被所述第二读/写数据线对访问。所述多端口 SRAM的进一步特征在于，响应于所述匹配指示指出了匹配，所述第一开关逻辑和第二开关逻辑的状态由所述第一列解码输出确定，以及所述第三开关逻辑和第四开关逻辑的所述状态被设置为使得所述第二位线对和所述第四位线对保持从所述第二数据线对解除耦合，而与所述第二列解码输出的值无关。所述多端口 SRAM可能包括:第一读/写电路，所述第一读/写电路耦合于所述第一数据线对，使得当所述第一字线被选择的时候，所述第一数据线对基于所述第一开关逻辑和第二开关逻辑的状态，访问所述第一或第二位单元中的一个；以及第二读/写电路，所述第二读/写电路耦合于所述第二数据线对，使得当所述第二字线被选择并且所述匹配指示未指出匹配的时候，所述第二数据线对基于所述第三开关逻辑和第四开关逻辑的状态，访问所述第一或第二位单元中的一个。所述多端口 SRAM可能还包括:第一行解码电路，所述第一行解码电路耦合于所述多个字线的第一子集并且包括所述第一字线，其中所述第一行解码电路基于所述第一访问地址来激活所述第一子集的字线；以及第二行解码电路，所述第二行解码电路耦合于所述多个字线的第二子集并且包括所述第二字线，其中所述第一子集和所述第二子集互相排斥。所述多端口 SRAM的进一步特征在于，当所述匹配指示未指出匹配的时候，所述第二行解码电路基于所述第二访问地址，来激活所述第二子集的字线；以及当所述匹配指示指出了匹配的时候，所述第二行解码电路被禁用，其中所述第二字线被禁用。所述多端口 SRAM的进一步特征在于，所述第一访问地址的所述至少一部分的特征在于第一行地址是从所述第一访问地址得出，以及所述第二访问地址的所述至少一部分的特征在于第二行地址是从所述第二访问地址得出。所述多端口 SRAM的进一步特征在于，当所述匹配指示未指出匹配的时候，所述第一组多个读/写数据线响应于所述第一访问地址，访问所述位单元阵列中的位单元的第一集合，以及所述第二组多个读/写数据线响应于所述第二访问地址，访问所述位单元阵列中的位单元的第二集合，位单元的所述第二集合与所述第一集合相互排斥。所述多端口 SRAM的进一步特征在于，所述访问所述第一组多个读/写数据线与访问所述第二组多个读/写数据线同时发生。
[0018]还公开的是一种用于访问多端口静态随机存取存储器SRAM的方法，所述多端口静态随机存取存储器SRAM具有多个字线、多个位线对以及多个位单元，所述多个位单元耦合于所述多个字线和所述多个位线对，其中所述多个位单元中的每个耦合于所述多个位线对中的第一位线对和第二位线对以及所述多个字线中的第一字线和第二字线。所述方法包括:给所述多端口 SRAM提供第一访问地址和第二访问地址。所述方法还包括:基于所述第一访问地址的至少一部分和所述第二访问地址的至少一部分之间的比较，提供匹配指示。所述方法可能还包括:如果所述匹配指示指出匹配，则去激活所述多个单元的每个位单元的所述第二字线；以及对于所述第一访问地址所选择的每个位单元，使用所述多端口 SRAM的第一读/写数据线对来访问使用了所述第一位线对和所述第一字线的所述位单元，同时将所述位单元的所述第二位线对从所述多端口 SRAM的第二读/写数据线对解除耦合。所述方法可能还包括:如果所述匹配指示指出匹配，将所述第一读/写数据线对的真读/写数据线对耦合于所述第二读/写数据线对的真读/写数据线对；以及，将所述第一读/写数据线对的互补读/写数据线对耦合于所述第二读/写数据线对的互补读/写数据线对。所述方法可能还包括:如果所述匹配指示未指出匹配，对于由所述第一访问地址所选择的每个位单元，使用所述第一读/写数据线对来执行对所述位单元的读或写访问；以及对于所述第二访问地址所选择的每个位单元，使用所述第二读/写数据线对来执行对所述位单元的读或写访问。[0019]还公开的是一种多端口静态随机存取存储器(SRAM)，所述多端口 SRAM包括:第一位单元，所述第一位单元具有第一存储锁存器并且耦合于第一字线、第一真位线、以及第一互补位线，以访问所述存储锁存器，以及耦合于第二字线、第二真位线、以及第二互补位线，以访问所述第一存储锁存器。所述多端口 SRAM还包括:第二位单元，所述第二位单元具有第二存储锁存器并且耦合于所述第一字线、第三真位线和第三互补位线，以访问所述第二存储锁存器，以及耦合于所述第二字线、第四真位线和第四互补位线，以访问所述第二存储锁存器。所述多端口 SRAM还包括:第一数据线对，其中所述第一真位线和第一互补位线以及第三位线和第三互补位线经由第一列解码电路耦合于所述第一数据线对，所述第一列解码电路响应于第一访问地址。所述多端口 SRAM还包括:第二数据线对，其中所述第二真位线和第二互补位线以及第四位线和第四互补位线通过响应于第二访问地址的第二列解码电路耦合于所述第二数据线对。所述多端口 SRAM还包括:匹配检测器，所述匹配检测器基于从所述第一访问地址得出的第一行地址是否与从所述第二访问地址得出的第二行地址相匹配，来提供匹配指示。所述多端口 SRAM还包括:解除耦合逻辑，所述解除耦合逻辑响应于所述匹配指示指出了匹配，来将所述第二列解码电路重载，使得所述第二真位线和所述第二互补位线保持从所述第二数据线对解除耦合，以及使得所述第四真位线和所述第四互补位线保持从所述第二数据线对解除耦合。所述多端口 SRAM可能还包括:耦合电路，所述耦合电路耦合于所述第一数据线对和第二数据线对之间，其中，响应于所述匹配指示指出了匹配，所述耦合电路将所述第一读/写数据线对和第二读/写数据线对的真数据线对彼此耦合，以及将所述第一读/写数据线对和第二读/写数据线对的短互补数据线对彼此耦合。所述多端口 SRAM的进一步特征在于，响应于所述匹配指示未指出匹配，所述第一列解码电路基于所述第一访问地址，选择所述第一真位线和互补位线、或所述第三真位线和互补位线，以耦合于所述第一数据线对，以及所述第二列解码电路基于所述第二访问地址，选择所述第二真位线和互补位线、或所述第四真位线和互补位线，以耦合于所述第二数据线对。所述多端口 SRAM可能还包括:第一读/写电路，所述第一读/写电路耦合于所述第一数据线对，使得当所述第一字线被选择的时候，所述第一数据线对可以从所述第一位单元或第二位单元中的一个读数据或将数据写到所述第一或第二位单元中的一个；以及，第二读/写电路，所述第二读/写电路耦合于所述第二数据线对，使得当所述第二字线被选择并且所述匹配指示未指出匹配的时候，所述第二数据线对可以从所述第一位单元或第二位单元中的一个读数据或将数据写到所述第一或第二位单元中的一个。所述多端口 SRAM可能还包括:第一行解码电路，所述第一行解码电路耦合于所述第一字线，其中所述第一行解码电路基于所述第一访问地址，选择性地激活所述第一字线；以及，第二行解码电路，所述第二行解码电路耦合于所述第二字线，其中当所述匹配指示指出匹配的时候，所述第二行解码电路被去激活，使得将所述第二字线去激活，而与所述第二访问地址的值无关；以及当所述匹配指示未指出匹配的时候，所述第二行解码电路基于所述第二访问地址，选择性地激活所述第二字线。
[0020]由于实施本发明的器具大部分是由本领域所属技术人员所熟知的电子元件以及电路组成，电路的细节不会在比上述所说明的认为具有必要的程度大的任何程度上进行解释。对本发明基本概念的理解以及认识是为了不混淆或偏离本发明所教之内容。
[0021]虽然本发明的描述参考具体实施例，正如以下权利要求所陈述的在不脱离本发明范围的情况下可以进行各种修改以及变化。例如，本发明是在两个端口的情况下被描述的，其可以被应用于具有多于两个端口的存储架构。因此，说明书以及附图被认为是说明性而不是狭义性的，并且所具有这些修改是为了列入本发明范围内。关于具体实施例，本发明所描述的任何好处、优点或解决方案都不旨在被解释为任何或所具有权利要求批评的、必需的、或本质特征或元素。
[0022]此外，本发明所用的“a”或“an”被定义为一个或多个。并且，在权利要求中所用词语如“至少一个”以及“一个或多个”不应所述解释为通过不定冠词“a”或“an”引入的其它权利要求元素限定任何其它特定权利要求。所述特定权利要求包括这些所介绍的对发明的权利元素，所述权利元素不仅仅包括这样的元素。即使当同一权利要求中包括介绍性短语“一个或多个”或“至少一个”以及不定冠词，例如“a”或“an”。使用定冠词也是如此。
[0023]除非另具有说明，使用术语如“第一”以及“第二”是用于任意区分这些术语描述的元素之间的。因此，这些术语不一定表示时间或这些元素的其它优先次序。
【权利要求】
1.一种多端口静态随机存取存储器SRAM，包括: 多个字线中的第一字线和第二字线； 多个位线对中的第一位线对、第二位线对、第三位线对以及第四位线对； 耦合于所述多个字线和所述多个位线对的位单元阵列，其中所述位单元阵列包括:第一位单元，所述第一位单元具有第一存储锁存器并且耦合于所述第一字线和所述第一位线对，以访问第一存储锁存器，以及耦合于所述第二字线和所述第二位线对，以访问所述第一存储锁存器；以及 第二位单元，所述第二位单元具有第二存储锁存器并且耦合于所述第一字线和所述第三位线对，以访问第二存储锁存器，以及耦合于所述第二字线和所述第四位线对，以访问所述第二存储锁存器；以及 用于访问所述位单元阵列的第一组多个读/写数据线对中的第一读/写数据线对、以及用于访问所述位单元阵列的第二组多个读/写数据线对中的第二读/写数据线对，其中: 所述第一读/写数据线对经由第一开关逻辑耦合于所述第一位线对，以及经由第二开关逻辑耦合于所述第三位线对；以及 所述第二读/写数据线对经由第三开关逻辑耦合于所述第二位线对，以及经由第四开关逻辑耦合于所述第四位线对；以及 匹配检测器，所述匹配检测器基于第一访问地址的至少一部分是否与第二访问地址的至少一部分相匹配，来提供匹配指示，以及响应于所述匹配指示指出了匹配，所述第三开关逻辑和第四开关逻辑的状态被设置为使得所述第二位线对和所述第四位线对保持从所述第二读/写数据线对解除耦合。
2.根据权利要求1所述的多端口SRAM，还包括: 耦合电路，其中，响应于所述匹配指示指出了匹配，所述耦合电路将所述第一读/写数据线对和第二读/写数据线对的真数据线彼此耦合，并且将所述第一读/写数据线对和第二读/写数据线对的互补数据线彼此耦合。
3.根据权利要求2所述的多端口SRAM，其中所述耦合电路包括: 第一晶体管，所述第一晶体管具有第一电流电极、第二电流电极和控制电极，所述第一电流电极被连接到所述第一读/写数据线对的所述真数据线，所述第二电流电极被连接到所述第二读/写数据线对的所述真数据线，以及所述控制电极被耦合以接收所述匹配指示；以及 第二晶体管，所述第二晶体管具有第一电流电极、第二电流电极和控制电极，所述第一电流电极被连接到所述第一读/写数据线对的所述互补数据线，所述第二电流电极被连接到所述第二读/写数据线对的所述互补数据线，以及所述控制电极被耦合以接收所述匹配指示。
4.根据权利要求1所述的多端口SRAM，还包括: 列解码电路，所述列解码电路响应于所述第一访问地址来提供第一列解码输出，以及响应于所述第二访 问地址来提供第二列解码输出。
5.根据权利要求4所述的多端口SRAM，其中，响应于所述匹配指示未指出匹配，所述第一开关逻辑和第二开关逻辑的状态由所述第一列解码输出确定，使得所述第一位单元和第二位单元中的一个被所述第一读/写数据线对访问，以及所述第三开关逻辑和第四开关逻辑的状态由所述第二列解码输出确定，使得所述第一位单元和第二位单元中的一个被所述第二读/写数据线对访问。
6.根据权利要求4所述的多端口SRAM，其中，响应于所述匹配指示指出了匹配，所述第一开关逻辑和第二开关逻辑的状态由所述第一列解码输出确定，以及所述第三开关逻辑和第四开关逻辑的所述状态被设置为使得所述第二位线对和所述第四位线对保持从所述第二数据线对解除耦合，而与所述第二列解码输出的值无关。
7.根据权利要求1所述的多端口SRAM，还包括: 第一读/写电路，所 述第一读/写电路耦合于所述第一数据线对，使得当所述第一字线被选择的时候，所述第一数据线对基于所述第一开关逻辑和第二开关逻辑的状态，访问所述第一位单元或第二位单元中的一个；以及 第二读/写电路，所述第二读/写电路耦合于所述第二数据线对，使得当所述第二字线被选择并且所述匹配指示未指出匹配的时候，所述第二数据线对基于所述第三开关逻辑和第四开关逻辑的状态，访问所述第一位单元或第二位单元中的一个。
8.根据权利要求1所述的多端口SRAM，还包括: 第一行解码电路，所述第一行解码电路耦合于所述多个字线的第一子集并且包括所述第一字线，其中所述第一行解码电路基于所述第一访问地址来激活所述第一子集的字线；以及 第二行解码电路，所述第二行解码电路耦合于所述多个字线的第二子集并且包括所述第二字线，其中所述第一子集和所述第二子集互相排斥。
9.根据权利要求8所述的多端口SRAM，其中: 当所述匹配指示未指出匹配的时候，所述第二行解码电路基于所述第二访问地址，来激活所述第二子集的字线；以及 当所述匹配指示指出了匹配的时候，所述第二行解码电路被禁用，在其中第二字线被
10.根据权利要求1所述的多端口SRAM，其中所述第一访问地址的所述至少一部分的特征在于第一行地址是从所述第一访问地址得出，以及所述第二访问地址的所述至少一部分的特征在于第二行地址是从所述第二访问地址得出。
11.根据权利要求1所述的多端口SRAM，其中当所述匹配指示未指出匹配的时候，所述第一组多个读/写数据线响应于所述第一访问地址，访问所述位单元阵列中的位单元的第一集合，以及所述第二组多个读/写数据线响应于所述第二访问地址，访问所述位单元阵列中的位单元的第二集合，位单元的所述第二集合与所述第一集合相互排斥。
12.根据权利要求1所述的多端口SRAM，其中访问所述第一组多个读/写数据线与访问所述第二组多个读/写数据线同时发生。
13.一种用于访问多端口静态随机存取存储器SRAM的方法，所述多端口静态随机存取存储器SRAM具有多个字线、多个位线对以及多个位单元，所述多个位单元耦合于所述多个字线和所述多个位线对，其中所述多个位单元中的每个耦合于所述多个位线对中的第一位线对和第二位线对以及所述多个字线中的第一字线和第二字线，所述方法包括: 给所述多端口 SRAM提供第一访问地址和第二访问地址；基于所述第一访问地址的至少一部分和所述第二访问地址的至少一部分之间的比较，提供匹配指示； 如果所述匹配指示指出了匹配，则: 去激活所述多个单元中每个位单元的所述第二字线；以及 对于由所述第一访问地址选择的每个位单元，使用所述多端口 SRAM的第一读/写数据线对，来访问使用了所述第一位线对和所述第一字线的所述位单元，同时将所述位单元的所述第二位线对从所述多端口 SRAM的第二读/写数据线对解除耦合。
14.根据权利要求13所述的方法，其中如果所述匹配指示指出了匹配，则所述方法还包括: 将所述第一读/写数据线对中的真读/写数据线耦合于所述第二读/写数据线对中的真读/写数据线；以及 将所述第一读/写数据线 对中的互补读/写数据线耦合于所述第二读/写数据线对中的互补读/写数据线。
15.根据权利要求13所述的方法，其中，如果所述匹配指示未指出匹配，则所述方法还包括: 对于由所述第一访问地址选择的每个位单元，使用所述第一读/写数据线对来执行对所述位单元的读或写访问；以及 对于由所述第二访问地址选择的每个位单元，使用所述第二读/写数据线对来执行对所述位单元的读或写访问。
16.一种多端口静态随机存取存储器SRAM，包括: 第一位单元，所述第一位单元具有第一存储锁存器并且耦合于第一字线、第一真位线和第一互补位线，以访问所述存储锁存器，以及耦合于第二字线、第二真位线和第二互补位线，以访问所述第一存储锁存器； 第二位单元，所述第二位单元具有第二存储锁存器并且耦合于所述第一字线、第三真位线和第三互补位线，以访问所述第二存储锁存器，以及耦合于所述第二字线、第四真位线和第四互补位线，以访问所述第二存储锁存器；第一数据线对，其中所述第一真位线和第一互补位线以及第三位线和第三互补位线经由第一列解码电路耦合于所述第一数据线对，所述第一列解码电路响应于第一访问地址；第二数据线对，其中所述第二真位线和第二互补位线以及第四位线和第四互补位线经由第二列解码电路耦合于所述第二数据线对，所述第二列解码电路响应于第二访问地址；匹配检测器，所述匹配检测器基于从所述第一访问地址得出的第一行地址是否与从所述第二访问地址得出的的第二行地址相匹配，来提供匹配指示；以及 解除耦合逻辑，所述解除耦合逻辑响应于所述匹配指示指出了匹配，来将所述第二列解码电路重载，使得所述第二真位线和所述第二互补位线保持从所述第二数据线对解除耦合，以及使得所述第四真位线和所述第四互补位线保持从所述第二数据线对解除耦合。
17.根据权利要求16所述的多端口SRAM，还包括: 耦合电路，所述耦合电路耦合于所述第一数据线对和第二数据线对之间，其中，响应于所述匹配指示指出了匹配，所述耦合电路将所述第一读/写数据线对和第二读/写数据线对中的真数据线彼此耦合，以及将所述第一读/写数据线对和第二读/写数据线对中的短互补数据线彼此耦合。
18.根据权利要求16所述的多端口SRAM，其中，响应于所述匹配指示未指出匹配，所述第一列解码电路基于所述第一访问地址，选择所述第一真位线和互补位线、或所述第三真位线和互补位线，以耦合于所述第一数据线对，以及所述第二列解码电路基于所述第二访问地址，选择所述第二真位线和互补位线、或所述第四真位线和互补位线，以耦合于所述第二数据线对。
19.根据权利要求16所述的多端口 SRAM，还包括: 第一读/写电路，所述第一读/写电路耦合于所述第一数据线对，使得当所述第一字线被选择的时候，所述第一数据线对能够从所述第一位单元或第二位单元中的一个读数据或将数据写到所述第一位单元或第二位单元中的一个；以及 第二读/写电路，所述第二读/写电路耦合于所述第二数据线对，使得当所述第二字线被选择并且所述匹配指示未指出匹配的时候，所述第二数据线对能够从所述第一位单元或第二位单元中的一个读数据或将数据写到所述第一位单元或第二位单元中的一个。
20.根据权利要求16所述的多端口SRAM，还包括: 第一行解码电路，所述第一行解码电路耦合于所述第一字线，其中所述第一行解码电路基于所述第一访问地址，选择性地激活所述第一字线；以及 第二行解码电路，所述第二行解码电路耦合于所述第二字线，其中: 当所述匹配指示指出了匹配的时候，所述第二行解码电路被去激活，使得将所述第二字线去激活，而与所述第二访问地址的值无关；以及 当所述匹配指示未指出匹配的时候，所述第二行解码电路基于所述第二访问地址，选择性地激活所述第二字线。
【文档编号】G11C11/413GK103928049SQ201410016447
【公开日】2014年7月16日 申请日期:2014年1月14日 优先权日:2013年1月14日
【发明者】佩里·H·派莱伊 申请人:飞思卡尔半导体公司