半刷新机制的单端口静态随机存储器单元的制作方法
【技术领域】
[0001]本发明属于存储器设计技术领域，涉及一种静态随机存储器，特别是涉及一种半刷新机制的单端口静态随机存储器单元。
【背景技术】
[0002]集成电路存储器领域中，有只读存储器和随机存储器；前者掉电仍会保存其数据不变；而后者会随着电源的掉电而消失。其中，随机存储器按照存储器是否需要周期性刷新分为静态随机存储器和动态随机存储器；前者只要其电源不掉电，那么其保存的数据会一直保存而不需要刷新；后者虽然电源不掉电，但是其数据因为电荷放电直至失效。
[0003]动态随机存储器相比静态随机存储器而言，虽然额外添加周期性刷新电路，但是由于其存储密度高，所以成本相对较低；静态随机存储器由于读写速度快，不需要额外刷新电路，所以常常被用于处理器与内存之间的缓存部分。
[0004]如图1所示，传统静态随机存储器单元由6只晶体管构成，具体的，传统静态随机存储器单元由第一上拉管(PUl)和第一下拉管(PDl)构成第一反相器；由第二上拉管(PU2)和第二下拉管(TO2)构成第二反相器；再由第一反相器和第二反相器构成双稳态锁存器；再通过字线(WL)、位线(BL)和反位线(BLB)来控制第一获取管(ACl)和第二获取管(AC2)来控制单元的读写操作。
[0005]下面详细介绍静态随机存储器单元的操作:静态随机存储器单元有三种操作，分别为写操作，读操作和空闲操作。写操作，即是对存储单元已保存的数据进行清除，将即将要保存的数据保存到节点中；举例来讲，写入低电平数据，如图1所示，外围电路选中对应的存储器单元后，将其位线BL拉低、反位线BLB抬高，然后再将字线WL抬高，从而第一获取管ACl和第二获取管AC2导通，将位线BL数据和反位线BLB数据分别写到对应的第一存储节点(Q)和第二存储节点(QB)。读操作，即是对存储单元在不改变原有数据的基础上，将数据读取到灵敏放大器中；举例来讲，原有数据为低电平(即Q为低电平，QB为高电平)，如图1所示，外围电路选中对应存储单元后，将其位线BL和反位线BLB都抬高，然后将字线WL抬高，此时第一获取管ACl和第二获取管AC2导通，因为Q为低电平，而位线BL为高电平，由于第一获取管ACl的源漏电流对Q点进行充电，另外位线BL电位会稍微拉低，造成Q点电平稍微上升，位线BL电平稍微下降；另外由于QB节点为高电平，所以反位线BLB和QB基本上不变；所以位线BL电平较反位线BLB较低，此时再通过灵敏放大器将电压差扩大，从而正确读取单元所存储数据。空闲操作，即是不对单元进行读操作或者写操作，只是对单元进行供电；举例来讲，如图1所示，字线WL电平拉低，位线BL和反位线BLB电平保持原有电平；因为字线WL电平为低电平，第一获取管ACl和第二获取管AC2都不导通，此时Q和QB电平不会发生改变。
[0006]随着工艺制程进一步降低，静态随机存储器单元的稳定性受工艺、电压、温度影响而发生变化，晶体管尺寸相互匹配程度降低也使得单元性能发生变化；代工厂一方面将单元面积缩减，从而降低静态随机存储器电路面积来降低成本；另一方面要保证单元的各方面性能指标，需要将单元内部的晶体管匹配作出严格要求。
【发明内容】
[0007]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半刷新机制的单端口静态随机存储器单元，用于解决现有技术中由于静态随机存储器单元包括的晶体管数量较多而导致的存储单元密度较低的问题，以及由于晶体管适配导致的性能降低的问题。
[0008]为实现上述目的及其他相关目的，本发明提供一种半刷新机制的单端口静态随机存储器单元，所述半刷新机制的单端口静态随机存储器单元至少包括:单稳态锁存器及连接于所述单稳态锁存器的传输门；其中，
[0009]所述单稳态锁存器包括上拉管及下拉管；
[0010]所述传输门包括第一获取管及第二获取管。
[0011]作为本发明的半刷新机制的单端口静态随机存储器单元的一种优选方案，所述第一获取管的源极连接所述单稳态锁存器，所述第一获取管的漏极连接存储器单元的位线，所述第一获取管的栅极连接存储器单元的第一字线；
[0012]所述第二获取管的源极连接所述单稳态锁存器，所述第二获取管的漏极连接存储器单元的反位线，所述第二获取管的栅极连接存储器单元的第二字线。
[0013]作为本发明的半刷新机制的单端口静态随机存储器单元的一种优选方案，所述上拉管的源极连接至高电平；所述上拉管的栅极连接所述下拉管的漏极并构成第一存储节点，所述第一存储节点连接至所述第一获取管的源极；所述上拉管的漏极连接所述下拉管的栅极并构成第二存储节点，所述第二存储节点连接至所述第二获取管的源极；所述下拉管的源极连接至低电平。
[0014]作为本发明的半刷新机制的单端口静态随机存储器单元的一种优选方案，所述下拉管的开启等效电阻小于所述第一获取管的开启等效电阻。
[0015]作为本发明的半刷新机制的单端口静态随机存储器单元的一种优选方案，所述第二获取管的开启等效电阻小于所述上拉管的开启等效电阻。
[0016]作为本发明的半刷新机制的单端口静态随机存储器单元的一种优选方案，所述上拉管的源极连接至高电平；所述上拉管的漏极连接所述下拉管的栅极并构成第一存储节点，所述第一存储节点连接至所述第一获取管的源极；所述上拉管的栅极连接所述下拉管的漏极并构成第二存储节点，所述第二存储节点连接至所述第二获取管的源极；所述下拉管的源极连接至低电平。
[0017]作为本发明的半刷新机制的单端口静态随机存储器单元的一种优选方案，所述下拉管的开启等效电阻小于所述第二获取管的开启等效电阻。
[0018]作为本发明的半刷新机制的单端口静态随机存储器单元的一种优选方案，所述第一获取管的开启等效电阻小于所述上拉管的开启等效电阻。
[0019]作为本发明的半刷新机制的单端口静态随机存储器单元的一种优选方案，所述上拉管为PMOS管，所述下拉管为NMOS管。
[0020]作为本发明的半刷新机制的单端口静态随机存储器单元的一种优选方案，所述第一获取管及第二获取管均为NMOS管。
[0021]如上所述，本发明的半刷新机制的单端口静态随机存储器单元，具有以下有益效果:本发明相对传统静态随机存储器单元而言，其单元晶体管数量减少1/3，从而可以提高单端口静态随机存储器单元密度；相对传统动态随机存储器单元而言，某电平可以稳定保持，故可以减少刷新次数；此外，本单元不要求晶体管之间尺寸匹配；这样可以有利于减少先进工艺下由于单元内部晶体管尺寸失配而造成电学性能下降问题；另外，其工艺与传统普通CMOS逻辑工艺相兼容，故可以降低成本。
【附图说明】
[0022]图1为传统的单端口 SRAM 6T单元的电路原理图。
[0023]图2为本发明实施例一中的半刷新机制的单端口静态随机存储器单元的电路原理图。
[0024]图3为本发明实施例二中的半刷新机制的单端口静态随机存储器单元的电路原理图。
[0025]元件标号说明
[0026]10 单稳态锁存器
【具体实施方式】
[0027]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0028]请参阅图2至图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0029]实施例一
[0030]请参阅图2，本发明提供一种半刷新机制的单端口静态随机存储器单元，所述半刷新机制的单端口静态随机存储器单元至少包括:单稳态锁存器10及连接于所述单稳态锁存器10的传输门；其中，
[0031]所述单稳态锁存器10包括上拉管及下拉管。作为示例，所述上拉管为PMOS管，所述下拉管为NMOS管；所述上拉管记为PU，所述下拉管记为H)。
[0032]所述传输门受第一字线WLl及第二字线WL2控制，所述传输门包括第一获取管及第二获取管。作为示例，所述第一获取管及所述第二获取管均为NMOS管；所述第一获取管记为ACl，所述第二获取管记为AC2。
[0033]作为示例，对于所述第一字线WLl及第二字线WL2控制的传输门而言，所述第一获