取管Aci的源极连接所述上拉管ro的栅极，并连接至所述下拉管ro的漏极，所述第一获取管ACl的漏极连接存储器单元的位线BL，所述第一获取管ACl的栅极连接存储器单元的第一字线WLl ;所述第二获取管AC2的源极连接所述下拉管H)的栅极，并连接至所述上拉管PU的漏极，所述第二获取管AC2的漏极连接存储器单元的反位线BLB，所述第二获取管AC2的栅极连接存储器单元的第二字线WL2。
[0034]作为示例，对于所述单稳态锁相器10而言，所述上拉管的源极连接到高电平，所述上拉管PU的漏极连接所述下拉管ro的栅极，并连接至所述第二获取管AC2的源极，所述上拉管PU的栅极连接所述下拉管ro的漏极，并连接至所述第一获取管ACi的源极；所述下拉管ro的源极连接至低电平，所述下拉管ro的漏极连接所述上拉管ro的栅极，并连接至所述第一获取管Aci的源极，所述下拉管ro的栅极连接所述上拉管ro的漏极，并连接至所述第二获取管AC2的源极。
[0035]作为示例，所述上拉管的栅极连接所述下拉管ro的漏极并构成第一存储节点Q，所述第一获取管ACl的源极连接至所述第一存储节点Q ;所述上拉管的漏极连接所述下拉管ro的栅极并构成第二存储节点QB，所述第二获取管AC2的源极连接至所述第二存储节点QBo
[0036]作为示例，所述下拉管H)的开启等效电阻小于所述第一获取管ACl的开启等效电阻，即所述下拉管ro的尺寸大于所述第一获取管Aci的尺寸，以增大单端口静态随机存储器单元写低电平数据能力；所述第二获取管AC2的开启等效电阻小于所述上拉管的开启等效电阻，即假设所述第二获取管AC2与所述上拉管的阈值电压值大小相同时，所述第二获取管AC2的尺寸大于所述上拉管的尺寸，以增大单端口静态随机存储器单元写高电平数据能力。通过限制所述上拉管PU、下拉管PD、第一获取管ACl及第二获取管AC2之间的开启等效电阻的关系，可以有效地增强所述静态随机存储器单元的写稳定性能力。
[0037]以下对本实施例中所述半刷新机制的单端口静态随机存储器单元的具体工作方式进行详细说明:
[0038]本实施例的单端口静态随机存储器单元有四种工作操作:写“O”操作、写“I”操作、读操作、空闲操作；
[0039]当单端口静态随机存储器单元进行写“O”操作时，选中相应单元后，对位线BL进行拉低操作，使其电平拉低至低电平；再将第一字线WLl抬高至高电平、第二字线WL2拉低至低电平，此时第一获取管ACl慢慢导通而第二获取管AC2慢慢截止；第一获取管ACl导通后，在第一存储节点Q和第一获取管ACl之间形成拉电流，从而将第一存储节点Q电平拉低；当第一存储节点Q电平较电源高电平低一个阈值电压时，上拉管PU开始导通，并对第二存储节点QB进行充电从而使其电平抬高；当第二存储节点QB电平较电源低电平高一个阈值电压时，下拉管H)开始导通，从而将第一存储节点Q电平进一步拉低；这样上拉管PU和下拉管PD形成正反馈，所以第一存储节点Q电平拉低、第二存储节点QB电平抬高将在很短时间内完成。
[0040]当单端口静态随机存储器单元进行写“ I ”操作时，选中相应单元后，对位线BL进行抬高操作而对反位线BLB进行拉低操作；再将第一字线WLl和第二字线WL2抬高至高电平，此时第一获取管ACl和第二获取管AC2慢慢导通；第一获取管ACl导通后，在第一存储节点Q和第一获取管ACl之间形成灌电流，从而将第一存储节点Q电平抬高至高电平；同时第二获取管AC2导通后，在第二存储节点QB和第二获取管AC2之间形成拉电流，从而将第二存储节点QB电平拉低至低电平；结果使得第一存储节点Q电平为高电平、第二存储节点QB电平为低电平，从而完成写“I”操作。
[0041]当单端口静态随机存储器单元进行读操作时，选中相应单元后，对反位线BLB进行拉低操作；再将第一字线WLl进行拉低操作而第二字线WL2进行抬高操作；第二获取管AC2慢慢导通后，因为反位线BLB电平为低电平；假如第一存储节点Q电平为低电平而第二存储节点QB电平为高电平，那么反位线BLB会有微安级电流；假如第一存储节点Q电平为高电平而第二存储节点QB电平为低电平，那么反位线BLB电流很小，主要为漏电流；灵敏放大器电路读取反位线BLB上电流，可以识别出第一存储节点Q、第二存储节点QB所存的数据电平。
[0042]当单端口静态随机存储器单元进行空闲操作时，第一字线WLl和第二字线WL2都为拉低至低电平，第一存储节点Q和第二存储节点QB都不会被外界数据影响。
[0043]当第一存储节点Q电平为低电平(即是第二存储节点QB电平为高电平)，上拉管PU和下拉管F1D构成单稳态锁存器10并互锁成功，从而第一存储节点Q电平一直维持低电平而第二存储节点QB电平维持在高电平，没有电荷释放问题，故不存在数据刷新；而当第一存储节点Q电平为高电平(即是第二存储节点QB电平为低电平)，上拉管和下拉管H)将没有互锁成功，第一存储节点Q节点电容会慢慢释放电荷，从而使得第一存储节点Q电平降低；若第一存储节点Q电平较电源高电平低一个阈值电压，此时会引发上拉管PU和下拉管H)形成互锁，使得第一存储节点Q电平拉低至低电平而第二存储节点QB电平抬高至高电平；故此时需要在第一存储节点Q电平较电源高电平低一个阈值电压之前将其刷新至高电平，使其在下一个刷新周期时间之前保持高电平。
[0044]所以，在本实施例中，当所存数据为低电平(即是第一存储节点Q电平为低电平而第二存储节点QB电平为高电平)，其内部单稳态锁存器10已经形成互锁，故不需要刷新；而当所存数据为高电平(即是第一存储节点Q电平为高电平而第二存储节点QB电平为低电平)，其内部单稳态锁存器10互锁不成功，故需要刷新。
[0045]实施例二
[0046]本实施例还提供一种半刷新机制的单端口静态随机存储器单元，如图3所示，所述半刷新机制的单端口静态随机存储器单元至少包括:单稳态锁存器10及连接于所述单稳态锁存器10的传输门；其中，
[0047]所述单稳态锁存器10包括上拉管及下拉管。作为示例，所述上拉管为PMOS管，所述下拉管为NMOS管；所述上拉管记为PU，所述下拉管记为H)。
[0048]所述传输门受第一字线WLl及第二字线WL2控制，所述传输门包括第一获取管及第二获取管。作为示例，所述第一获取管及所述第二获取管均为NMOS管；所述第一获取管记为ACl，所述第二获取管记为AC2。
[0049]作为示例，对于所述第一字线WLl及第二字线WL2控制的传输门而言，所述第一获取管Aci的源极连接所述下拉管ro的栅极，并连接至所述上拉管ro的漏极，所述第一获取管ACl的漏极连接存储器单元的位线BL，所述第一获取管ACl的栅极连接存储器单元的第一字线WLl ;所述第二获取管AC2的源极连接所述上拉管的栅极，并连接至所述下拉管PD的漏极，所述第二获取管AC2的漏极连接存储器单元的反位线BLB，所述第二获取管AC2的栅极连接存储器单元的第二字线WL2。
[0050]作为示例，对于所述单稳态锁相器10而言，所述上拉管的源极连接到高电平，所述上拉管PU的漏极连接所述下拉管ro的栅极，并连接至所述第一获取管ACi的源极，所述上拉管PU的栅极连接所述下拉管H)的漏极，并连接至所述第二获取管AC2的源极；所述下拉管ro的源极连接至低电平，所述下拉管ro的漏极连接所述上拉管ro的栅极，并连接至所述第二获取管AC2的源极，所述下拉管ro的栅极连接所述上拉管的漏极，并连接至所述第一获取管ACl的源极。
[0051]作为示例，所述上拉管ro的漏极连接所述下拉管ro的栅极并构成第一存储节点Q所述第一获取管ACl的源极连接至所述第一存储节点Q ;所述上拉管的栅极连接所述下拉管ro的漏极并构成第二存储节点QB，所述第二获取管AC2的源极连接至所述第二存储节点QBo
[0052]作为示例，所述下拉管H)的开启等效电阻小于所述第二获取管AC2的开启等效电阻，即所述下拉管ro的尺寸大于所述第二获取管AC2的尺寸，以增大单端口静态随机存储器单元写低电平数据能力；所述第一获取管ACl的开启等效电阻小于所述上拉管的开启等效电阻，即假设所述第一获取管ACl与所述上拉管的阈值电压值大小相同时，所述第一获取管ACl的尺寸大于所述上拉管的尺寸，以增大单端口静态随机存储器单元写高电平数据能力。通过限制所述上拉管PU、下拉管PD、第一获取管ACl及第二获取管AC2之间的开启等效电阻的关系，可以有效地增强所述静态随机存储器单元的写稳定性能力。
[0053]以下对本实施例中所述半刷新机制的单端口静态随机存储器单元的具体工作方式进行详细说明:
[0054]本实施例的单端口静态随机存储器单元有四