检测多端口存储器中的写干扰的制作方法
【技术领域】
[0001]本发明总体涉及存储器，更具体地，涉及多端口存储器。
【背景技术】
[0002]多端口存储器单元提供能够在每个端口上实现读或写操作的独立数据信道或者端口以实现相互异步寻址。为了说明，诸如端口 P_A的一个端口被写访问，同时诸如端口 P_B的另一个端口被假读访问。假读是指存储器单元未被读访问，但是多个信号导致存储器单元处于类似读的状态，并且读取的数据不可靠的情形。通常，从端口 P_B的假读增加将被写的存储器单元的存储节点上的负载，从而延长对端口 P_A的写入时间。换句话说，对端口P_A的写操作受到从端口 P_B的假读操作的写干扰。在多种方法中，基于使用端口 P_A和端口 P_B的匹配地址的电路，检测写干扰状态。
【发明内容】
[0003]根据本发明的一个方面，提供了一种电路，包括:存储器单元，具有第一控制线和第二控制线，第一控制线承载第一控制信号，第二控制线承载第二控制信号；第一电路，与第一控制线、第二控制线和一节点连接；以及第二电路，连接至该节点，并且被配置为接收第一时钟信号和第二时钟信号，其中，第一控制信号的脉冲宽度与第一时钟信号的脉冲宽度相对应；第二控制信号的脉冲宽度与第二时钟信号的脉冲宽度相对应；基于第一控制信号、第二控制信号、第一时钟信号以及第二时钟信号，第一电路和第二电路被配置为在节点处生成节点信号；和节点信号的逻辑值指示存储器单元的写干扰状态。
[0004]优选地，第一电路包括第一 N型晶体管和第二 N型晶体管；第一 N型晶体管的栅极被配置为接收第一控制信号；
[0005]第一 N型晶体管的漏极与该节点连接；第一 N型晶体管的源极与第二 N型晶体管的漏极连接；第二 N型晶体管的栅极被配置为接收第二控制信号；以及第二 N型晶体管的源极被配置为接收电源电压。
[0006]优选地，该存储器单元包括:第一读写端口，具有作为第一字线的第一控制线；以及第二读写端口，具有作为第二字线的第二控制线。
[0007]优选地，第二电路包括第一 P型晶体管和第二 P型晶体管；第一 P型晶体管的源极被配置为接收电源电压；第一 P型晶体管的栅极被配置为接收第一时钟信号；第一 P型晶体管的漏极与节点连接；第二 P型晶体管的源极被配置为接收电源电压；第二 P型晶体管的栅极被配置为接收第二时钟信号；以及第二 P型晶体管的漏极与该节点连接。
[0008]优选地，该电路包括:反相器，具有与该节点连接的输入端。
[0009]优选地，第一控制线和第二控制线都与位于存储器阵列的一行中的存储器单元连接。
[0010]根据本发明的另一方面，提供了一种电路，包括:存储器单元；第一N型晶体管；第二 N型晶体管；第一 P型晶体管；以及第二 P型晶体管，其中，第一 N型晶体管的栅极被配置为接收第一控制信号；第一 N型晶体管的漏极连接至一节点；第一 N型晶体管的源极连接至第二N型晶体管的漏极；第二N型晶体管的栅极被配置为接收第二控制信号；第二N型晶体管的源极被配置为接收逻辑低值的电压；第一 P型晶体管的栅极被配置为接收第一时钟信号；第一 P型晶体管的源极被配置为接收逻辑高值的电压；第一 P型晶体管的漏极与节点连接；第二 P型晶体管的栅极被配置为接收第二时钟信号；第二 P型晶体管的源极被配置为接收逻辑高值的电压；第二 P型晶体管的漏极与该节点连接；第一控制信号的脉冲宽度与第一时钟信号的脉冲宽度相对应；第二控制信号的脉冲宽度与第二时钟信号的脉冲宽度相对应；和该节点处的信号的逻辑值指示存储器单元的写干扰状态。
[0011 ] 优选地，存储器单元包括:第一读写端口，具有被配置为承载第一控制信号的第一字线；以及第二读写端口，具有被配置为承载第二控制信号的第二字线。
[0012]优选地，该电路包括:反相器，具有与该节点连接的输入端。
[0013]优选地，该电路包括:第一控制线，与位于存储器阵列的一行中的存储器单元和其他存储器单元连接，并且被配置为承载第一控制信号；以及第二控制线，与位于存储器阵列的一行中的存储器单元和其他存储器单元连接，并且被配置为承载第二控制信号。
[0014]根据本发明的又一方面，提供了一种电路，包括:多行存储器单元；多个第一电路；以及第二电路，其中，多个第一电路中的每个第一电路都与多行中的每行相对应，都与一节点连接，并且都被配置为接收第一控制信号和第二控制信号；第二电路与该节点连接，并且被配置为接收第一时钟信号和第二时钟信号；第一时钟信号的脉冲宽度与多行中的第一行的第一控制信号的脉冲宽度相对应；第二时钟信号的脉冲宽度与多行中的第一行的第二控制信号的脉冲宽度相对应；和该节点被配置为具有表示多行存储器单元中的一行的存储器单元的干扰状态的逻辑值。
[0015]优选地，多个第一电路中的一个第一电路包括第一N型晶体管和第二N型晶体管；第一N型晶体管的栅极被配置为接收第一控制信号；第一N型晶体管的漏极与该节点连接；第一 N型晶体管的源极与第二 N型晶体管的漏极连接；第二 N型晶体管的栅极被配置为接收第二控制信号；以及第二 N型晶体管的源极被配置为接收电源电压。
[0016]优选地，该多行中的每行都包括:第一控制线，被配置为承载第一控制信号；以及第二控制线，被配置为承载第二控制信号。
[0017]优选地，该多行中的每行都包括:第一控制线，与位于多行中的每行的存储器单元的第一端口相对应；以及第二控制线，与位于多行中的每行的存储器单元的第二端口相对应。
[0018]优选地，第二电路包括第一P型晶体管和第二 P型晶体管；第一P型晶体管的源极被配置为接收电源电压；第一 P型晶体管的栅极被配置为接收第一时钟信号；第一 P型晶体管的漏极与该节点连接；第二 P型晶体管的源极被配置为接收电源电压；第二 P型晶体管的栅极被配置为接收第二时钟信号；以及第二 P型晶体管的漏极与该节点连接。
[0019]优选地，该电路包括:反相器，具有与该节点连接的输入端。
[0020]根据本发明的又一方面，提供了一种方法，包括:第一控制线，承载第一控制信号，第一控制线与位于存储器阵列中的一行的多个存储器单元连接；第二控制线，承载第二控制信号，第二控制线与存储器阵列中的一行的多个存储器单元连接；以及响应于在相同时间周期内激活第一控制信号和第二控制信号，生成具有第一逻辑值的干扰检测信号，第一逻辑值表示多个存储器单元中的存储器单元的写干扰状态。
[0021]优选地，该方法包括:基于第一时钟信号，生成第一控制信号的脉冲宽度；以及基于第二时钟信号，生成第二控制信号的脉冲宽度。
[0022]优选地，通过逻辑高值激活第一控制线；通过逻辑高值激活第二控制线；以及第一逻辑值是逻辑低值。
[0023]优选地，该方法包括:反转干扰检测信号。
【附图说明】
[0024]在附图和以下说明书中阐述了本发明的一个或多个实施例的细节。根据说明书、附图和权利要求，其他特征和优势将变得显而易见。
[0025]图1是根据一些实施例的存储器单元的示意图。
[0026]图2是根据一些实施例的图1中的一行存储器单元的示意图。
[0027]图3是根据一些实施例的用于检测图2中的存储器单元的写干扰状态的电路的示意图。
[0028]图4是根据一些实施例的示出图3中的电路的操作的波形图。
[0029]各个图中相似的参考符号代表相似的元件。
【具体实施方式】
[0030]以下使用特定语言公开图中所示的实施例或实例。然而，应理解，实施例和实例预期不旨在限制本发