运用于双端口静态存储器的写入扰动减轻电路的制作方法
【技术领域】
[0001]本发明涉及一种运用于静态存储器(SRAM)的电路，尤其涉及一种运用于双端口静态存储器的写入扰动减轻电路。
【背景技术】
[0002]请参照图1,其所绘示为双端口静态存储器(dual port SRAM)的存储单元(memorycell)示意图。存储单元100包括:栓锁电路(latching circuit) 110、四个通道开关(passgate) APGl、APG2、BPGl、BPG2。
[0003]栓锁电路110中，反相器104输出端连接至反相器102输入端，且反相器104输入端连接至反相器102输出端。再者，反相器104输出端是作为栓锁电路110的输出端0，反相器102输出端是作为栓锁电路110的反相输出端0B。
[0004]再者，每个存储单元100中具有两个端口(以下称为A端口与B端口)。在A端口中，A端口字元线AWL控制A端口第一通道开关APGl与A端口第二通道开关APG2的开启与关闭，使得写入数据可经由A端口位元线ABL与A端口反相位元线ABLB储存于存储单元100中，或者经由A端口位元线ABL与A端口反相位元线ABLB读取储存于存储单元100中的储存数据。
[0005]同理，在B端口中，B端口字元线BWL控制B端口第一通道开关BPGl与B端口第二通道开关BPG2的开启与关闭，使得写入数据可经由B端口位元线BBL与B端口反相位元线BBLB储存于存储单元100中，或者经由B端口位元线BBL与B端口反相位元线BBLB读取储存于存储单元100中的储存数据。
[0006]再者，A端口第一通道开关APGl连接于A端口位元线ABL与栓锁电路110的输出端O之间，且A端口第一通道开关APGl的控制端连接至A端口字元线AWL ；A端口第二通道开关APG2连接于A端口反相位元线ABLB与栓锁电路110的反相输出端OB之间，且A端口第二通道开关APG2的控制端连接至字元线AWL。
[0007]B端口第一通道开关BPGl连接于B端口位元线BBL与栓锁电路110的输出端O之间，且B端口第一通道开关BPGl的控制端连接至B端口字元线BWL ；B端口第二通道开关BPG2连接于B端口反相位元线BBLB与栓锁电路110的反相输出端OB之间，且B端口第二通道开关BPG2的控制端连接至B端口字元线BWL。
[0008]基本上，A端口字元线AWL、A端口位元线ABL、A端口反相位元线ABLB可视为存储单元100的A端口信号线；B端口字元线BWL、B端口位元线BBL、B端口反相位元线BBLB可视为存储单元100的B端口信号线，而连接于存储单元100的控制电路(未绘示)可经由A端口信号线或者B端口信号线来对存储单元100进行读取动作或者写入动作。而以下简单介绍双端口静态存储器的存储单元的动作原理。
[0009]如图2A与图2B所示，其为利用A端口信号线对存储单元进行读取动作的示意图。其中，栓锁电路110的输出端O为Vcc电压的高电平，栓锁电路110的反相输出端OB为OV的低电平。
[0010]如图2A所示，在A端口字元线AWL尚未动作前(A端口字元线AWL为0V)，控制电路(未绘示)将A端口位元线ABL以及A端口反相位元线ABLB预充电(pre-charge)至Vcc电压。之后，浮接(floating)A端口位元线ABL以及A端口反相位元线ABLB。
[0011]如图2B所示，当A端口字元线AWL动作时(A端口字元线AWL为Vcc电压)，A端口第一通道开关APG1与A端口第二通道开关APG2同时开启(turn on)。由于栓锁电路110的输出端0为Vcc电压的高电平，A端口位元线ABL会维持在Vcc。再者，由于反相输出端0B为0V的低电平，A端口反相位元线ABLB会产生放电电流(discharge current) Id流向栓锁电路110的反相输出端0B，使得A端口反相位元线ABLB降低至0V。因此，根据A端口位元线ABL以及A端口反相位元线ABLB上的电压即可得知存储单元100的储存数据，并完成读取动作。
[0012]同理，相同于图2A与图2B的运作方式，也可以用存储单元的B端口信号线来对存储单元100进行读取动作。
[0013]再者，上述双端口静态存储器的存储单元100的特点在于可以同时利用A端口信号线与B端口信号线来对存储单元100进行读取动作。换言之，控制电路(未绘示)可以任意地利用单一端口的信号线，或者两个端口的信号线来对存储单元100进行读取动作。
[0014]如图3A与图3B所示，其为利用A端口信号线对存储单元进行写入动作的示意图。其中，栓锁电路110的输出端ο为Vcc电压的高电平，栓锁电路110的反相输出端0B为0V的低电平。再者，控制电路(未绘示)将0V的低电平储存于存储单元100中。
[0015]如图3A所示，在A端口字元线AWL尚未动作前(A端口字元线AWL为0V)，控制电路(未绘示)提供0V的低电平至A端口位元线ABL以及提供Vcc电压的高电平至A端口反相位元线ABLB。
[0016]如图3B所示，当A端口字元线AWL动作时(A端口字元线AWL为Vcc电压)，A端口第一通道开关APG1与A端口第二通道开关APG2同时开启(turn on)。由于A端口位元线ABL为0V的低电平，所以产生一放电电流Id由栓锁电路110的输出端0流向A端口位元线ABL，使得栓锁电路110的输出端0变化为0V的低电平。同时，由于A端口反相位元线ABLB为Vcc电压的高电平，所以产生一充电电流Ic由A端口反相位元线ABLB流向栓锁电路110的反相输出端0B向，使得反相输出端0B变化为Vcc电压的高电平，并完成写入动作。
[0017]同理，相同于图3A与图3B的运作方式，也可以用存储单元的B端口信号线来对存储单元100进行写入动作。
[0018]上述双端口静态存储器的存储单元100的另一特点在于可以在任意时刻，利用一个端口信号线来对存储单元100进行读取动作，而利用另一个端口信号线来对存储单元100进行写入动作。然而，进行上述读取动作与写入动作时，将可能产生写入扰动(writedisturbance),造成写入失败(write failure)使得数据无法正确的写入存储单元100。以下对其进行说明。
[0019]如图4A至图4C所示，其为利用A端口信号线对存储单元进行写入动作并且利用B端口信号线对存储单元进行读取动作的示意图。其中，栓锁电路110的输出端0为Vcc电压的高电平，栓锁电路110的反相输出端0B为0V的低电平。再者，控制电路(未绘示)欲将0V的低电平储存于存储单元100中。
[0020]如图4A所示，在A端口字元线AWL与B端口字元线BWL尚未动作前，控制电路(未绘示)提供0V的低电平至A端口位元线ABL以及提供Vcc电压的高电平至A端口反相位元线ABLB。并且，将B端口位元线BBL以及B端口反相位元线BBLB预充电(pre-charge)至Vcc电压后，浮接(floating) B端口位元线BBL以及B端口反相位元线BBLB。
[0021 ] 如图4B所示，当A端口字元线AWL与B端口字元线BWL动作时，A端口第一通道开关APG1、A端口第二通道开关APG2、B端口第一通道开关BPG1与B端口第二通道开关BPG2同时开启(turn on)。由于B端口位元线BBL为Vcc电压的高电平且A端口位元线ABL为0V的低电平，所以产生一放电电流Id由B端口位元线BBL经过栓锁电路110的输出端0到A端口位元线ABL，并造成写入扰动。
[0022]再者，当写入扰动发生时，可能会造成栓锁电路110的输出端0无法变化为0V的低电平，此即为写入失败。
[0023]如图4C所示，时间点tl至时间点t2之间，为A端口字元线AWL与B端口字元线BWL的动作区间。在时间点tl至时间点t2之间，由于放电电流Id由B端口位元线BBL经过栓锁电路110的输出端0到A端口位元线ABL，所以产生写入扰动(区间I)。因此，于t2时间点时，栓锁电路110的输出端0无法变化为0V的低电平，反而回复到Vcc电压的高电平，因而造成写入失败(区间II)。
[0024]由以上的说明可知，于利用A端口来进行写入动作并利用B端口来进行读取动作的情况。如果A端口位元线ABL与B端口位元线BBL的电平不同，且A端口字元线AWL与B端口字元线BWL动作时，会在A端口位元线ABL与B端口位元线BBL之间产生放电电流，并造成与入扰动。
[0025]同理,如果A端口反相位元线ABLB与B端口反相位元线BBLB的电平不同，且A端口字元线AWL与B端口字元线BWL动作时，会在A端口反相位元线ABLB与B端口反相位元线BBLB之间产生放电电流，并造成写入扰动。
[0026]请参照图5，其所绘示为现有双端口静态存储器的写入扰动曲线示意图。其中，Tsk为两个字元线之间的动作时间差(Timing skew between two word lines),而Vcc为高电平的电压。基本上，写入动作与读取动作之间的时间差是影响写入扰动的一个因素。而Vcc电压也是影响写入扰动的另一个因素。
[0027]举例来说，利用A端口信号线进行写入动作且利用B端口信号线进行读取动作时，A端口字元线AWL与B端口字元线BWL的动作时间差即为Tsk。亦即，当A端口字元线AWL与B端口字元线BWL同时动作时，则Tsk等于0 ;当A端口字元线AWL先动作之后B端口字元线BWL再动作时，则Tsk大于0 ;当B端口字元线BWL先动作之后A端口字元线AWL再动作时，