半刷新机制的双端口静态随机存储器单元的制作方法
【技术领域】
[0001]本发明属于存储器设计技术领域，涉及一种静态随机存储器，特别是涉及一种半刷新机制的双端口静态随机存储器单元。
【背景技术】
[0002]在随机存储器领域中，动态随机存储器相比静态随机存储器而言，其数据会由于电荷泄露问题而需要添加周期性刷新电路，但是由于其存储密度高，所以成本相对较低；静态随机存储器由于读写速度快，不需要额外刷新电路，外围电路结构相对简单。
[0003]随着集成电路发展需要，系统对中央处理器(CPU)要求更加苛刻，会增加CPU个数来提供运算能力.’CPU之间常常会传递高速度数据，对存储器速度要求较高，故常常在CPU内部以及一级缓存甚至二级缓存都是由静态随机存储器(SRAM)构成。然而，由于CPU通常会共享同一片SRAM ;如果是用传统单端口 SRAM单元实现时，只要有一个CPU访问其SRAM时，另一个CPU会由于仲裁机制而增加访问时间，降低了访问速度。但是，双端口 SRAM单元时，由于两条独立的字线、数据线等信号线，所以，只要是两个CPU不针对同一 SRAM当中的同一个SRAM单元进行同时写或者一个写操作、一个读操作，那么CPU之间可以互不影响的随机访问SRAM当中的单元，故提高了访问速度。
[0004]传统双端口静态随机存储器单元由8只管子构成，原理图如图1所示:由第一上拉管(TOl)和第一下拉管(roi)构成第一反相器；由第二上拉管(TO2)和第二下拉管(TO2)构成第二反相器；再由第一反相器和第二反相器构成双稳态锁存器；再通过第一字线(WLl)、第一位线I(BLl)和第一反位线I(BLBl)来控制第一获取管(ACl)和第二获取管(AC2)来控制单元的读写操作；另外还可以通过第二字线2(WL2)、第二位线2(BL2)和第二反位线
2(BLB2)来控制第三获取管(AC3)和第四获取管(AC4)来控制单元的读写操作。
[0005]下面只以第一字线WL1、第一位线BLl及第一反位线BLBl —套读写机制来简单介绍双端口静态随机存储器单元的操作:双端口静态随机存储器单元有写操作，读操作和空闲操作三种操作。写操作，即是对双端口存储器单元已保存的数据进行清除，将即将要保存的数据保存到节点中；举例来讲，写入低电平数据，如图1所示，外围电路选中对应的双端口存储器单元后，将其第一位线BLl拉低、第一反位线BLBl抬高，然后再将第一字线WLl抬高，第一位线BLl数据和第一反位线BLBl数据通过第一获取管ACl和第二获取管AC2分别写到对应的第一存储节点(Q)和第二存储节点(QB)。读操作，即是对双端口存储器单元在不改变原有数据的基础上，将数据读取到灵敏放大器中；举例来讲，原有数据为低电平(即第一存储节点Q为低电平，第二存储节点QB为高电平)，如图1所示，外围电路选中对应双端口存储器单元后，将其第一位线BLl和第一反位线BLBl都抬高，然后将第一字线WLl抬高，此时第一位线BLl因为第一获取管ACl和第一下拉管PDl通路使得其电平较第一反位线BLBl较低，通过灵敏放大器将电压差放大，从而正确读取单元所存储数据。空闲操作，即是不对单元进行读操作或者写操作；如图1所示，第一字线WLl电平拉低，此时第一存储节点Q和第二存储节点QB因无法通过第一获取管ACl或者第二获取管AC2形成通路而导致电平不会发生改变。
[0006]以上提到的传统双端口静态随机存储器单元要求两个上拉管之间、两个下拉管之间、四个获取管尺寸之间相互匹配；但是随着工艺进步，单元性能受工艺、电压、温度影响而变化，程度降低也使得单元性能发生变化；从而无法保证CPU访问SRAM时间相同，故使系统性能发生变化。
【发明内容】
[0007]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半刷新机制的双端口静态随机存储器单元，用于解决现有技术中由于静态随机存储器单元包括的晶体管数量较多而导致的存储单元密度较低的问题，以及由于晶体管适配导致的性能降低的问题。
[0008]为实现上述目的及其他相关目的，本发明提供一种半刷新机制的双端口静态随机存储器单元，所述半刷新机制的双端口静态随机存储器单元至少包括:单稳态锁存器及连接于所述单稳态锁存器的传输门；其中，
[0009]所述单稳态锁存器包括上拉管及下拉管；
[0010]所述传输门包括第一获取管、第二获取管、第三获取管及第四获取管。
[0011]作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述第一获取管的源极连接所述单稳态锁存器，所述第一获取管的漏极连接存储器单元的第一位线，所述第一获取管的栅极连接存储器单元的第一字线；
[0012]所述第二获取管的源极连接所述单稳态锁存器，所述第二获取管的漏极连接存储器单元的第一反位线，所述第二获取管的栅极连接存储器单元的第二字线；
[0013]所述第三获取管的源极连接所述单稳态锁存器，所述第三获取管的漏极连接存储器单元的第二位线，所述第三获取管的栅极连接存储器单元的第三字线；
[0014]所述第四获取管的源极连接所述单稳态锁存器，所述第四获取管的漏极连接存储器单元的第二反位线，所述第四获取管的栅极连接存储器单元的第四字线。
[0015]作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述上拉管的源极连接至高电平；所述上拉管的栅极连接所述下拉管的漏极并构成第一存储节点，所述第一存储节点连接至所述第一获取管的源极及所述第三获取管的源极；所述上拉管的漏极连接所述下拉管的栅极并构成第二存储节点，所述第二存储节点连接至所述第二获取管的源极及所述第四获取管的源极；所述下拉管的源极连接至低电平。
[0016]作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述下拉管的开启等效电阻小于所述第一获取管及第三获取管的开启等效电阻。
[0017]作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述第二获取管及第四获取管的开启等效电阻小于所述上拉管的开启等效电阻。
[0018]作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述上拉管的源极连接至高电平；所述上拉管的漏极连接所述下拉管的栅极并构成第一存储节点，所述第一存储节点连接至所述第一获取管的源极及所述第三获取管的源极；所述上拉管的栅极连接所述下拉管的漏极并构成第二存储节点，所述第二存储节点连接至所述第二获取管的源极及所述第四获取管的源极；所述下拉管的源极连接至低电平。
[0019]作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述下拉管的开启等效电阻小于所述第二获取管及第四获取管的开启等效电阻。
[0020]作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述第一获取管及第三获取管的开启等效电阻小于所述上拉管的开启等效电阻。
[0021]作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述上拉管为PMOS管，所述下拉管为NMOS管，所述第一获取管及所述第二获取管均为NMOS管。
[0022]作为本发明的半刷新机制的双端口静态随机存储器单元的一种优选方案，所述第一获取管的尺寸与所述第三获取管的尺寸严格匹配，所述第二获取管的尺寸与所述第四获取管的尺寸严格匹配。
[0023]如上所述，本发明的半刷新机制的双端口静态随机存储器单元，具有以下有益效果:本发明相对传统的双端口静态随机存储器单元而言，其单元晶体管数量较少，从而可以提高双端口静态随机存储器单元密度；相对传统动态随机存储器单元而言，可以减少刷新次数；此外，本单元不要求上拉管与下拉管之间尺寸匹配，只需要第一获取管与第三获取管匹配，第二获取管与第四获取管匹配即可，这样可以有利于减少先进工艺下由于单元内部晶体管尺寸失配而造成电学性能下降问题；另外，其工艺与传统普通CMOS逻辑工艺相兼容，故可以降低成本。
【附图说明】
[0024]图1为传统双端口 SRAM单元的电路原理图。
[0025]图2为本发明实施例一中的半刷新机制的双端口静态随机存储器单元的电路原理图。
[0026]图3为