一种高写入速度低静态功耗抗单粒子翻转的sram单元的制作方法
【专利摘要】本发明公开了一种高写入速度低静态功耗抗单粒子翻转的SRAM单元，包括脉冲信号输入端、信号输入端、信号输出端、第一存储节点、第二存储节点、第一控制节点、第二控制节点、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管及电源VDD；本发明写入时间短，并且恢复时间短。
【专利说明】-种高写入速度低静态功耗抗单粒子翻转的SRAM单元
【技术领域】
[0001] 本发明属于集成电路【技术领域】，涉及一种SRAM单元，具体涉及一种高写入速度低 静态功耗抗单粒子翻转的SRAM单元。
【背景技术】
[0002] 随着工艺技术的不断发展，时钟频率也不断加快，集成电路的关键尺寸不断减小， 器件敏感结点临界电荷也随之减小，单粒子效应引起的软错误将更加显著。和组合逻辑电 路相比，存储器和锁存器更容易受到单粒子翻转的影响。对于应用于特殊领域（航天航空、 军事等）的存储芯片来说，有必要对存储单元采取抗辐照加固措施。高性能的存储单元应 该具有临界电荷大，读写速度快，翻转恢复时间短，功耗低的特点。Jahinuzzaman发表的 (JahinuzzamanSM,RennieDJ,SachdevM.Asofterrortolerant10TSRAMbit-cell withdifferentialreadcapability[J].NuclearScience,IEEETransactionson NuclearScience, 2009, 56(6) :3768-3773.)[1]中提到的Quatro-IOT单元静态功耗和静 态噪声容限高的特点，但是写入延迟较大，并且存储节点对不同电平的翻转恢复能力有很 大的差别，存储节点难以从低电平到高电平的跳变中恢复，控制节点难以从高电平到低电 平的跳变中恢复。Whitaker发表的（S.Whitaker，J.CanarisandK.Liu，"SEUHardened MemoryCellsforaCCSDSReedSolomonEncoder,，'IEEETransactionsonNuclear Science，vol. 38,No. 6,pp. 1471-1477,Dec. 1991.) [2]中提到的WHIT单元具有很好的单粒 子翻转稳定性，但是电路中存在DC通路，静态功耗非常大。Zhang发表的（GuoheZhang, JunShao,FengLiangandDongxuanBao,"AnovelsingleeventupsethardenedCMOS SRAMcell，"IEICEElectronicsExpress，Vol. 9,No, 3,140-145, 2012.)[3]中提到的存储 单元，具有恢复时间短的优点，但写入时间较长，面积花费大。
【发明内容】
[0003] 本发明的目的在于克服上述现有技术的缺点，提供了一种高写入速度低静态功耗 抗单粒子翻转的SRAM单元，该SRAM单元写入时间短，并且恢复时间短。
[0004] 为达到上述目的，本发明所述的高写入速度低静态功耗抗单粒子翻转的SRAM单 元包括脉冲信号输入端、信号输入端、信号输出端、第一存储节点、第二存储节点、第一控制 节点、第二控制节点、第一NM0S管、第二NM0S管、第三NM0S管、第四NM0S管、第五NM0S管、 第六NM0S管、第一PM0S管、第二PM0S管、第三PM0S管、第四PM0S管、第五PM0S管、第六 PM0S管及电源VDD;
[0005] 所述第一PM0S管的栅极及漏极分别与第二控制节点及第一控制节点相连接，第 一PM0S管的源极及衬底与电源VDD相连接；
[0006] 所述第二PM0S管的栅极及漏极分别与第一控制节点及第二控制节点相连接，第 二PM0S管的源极及衬底与电源VDD相连接；
[0007] 所述第三PM0S管的栅极及漏极分别与第一控制节点及第五PM0S管的源极相连 接，第三PMOS管的源极及衬底与电源VDD相连接；
[0008] 所述第四PM0S管的栅极及漏极分别与第二控制节点及第六PM0S管的源极相连 接，第四PM0S管的源极及衬底与电源VDD相连接；
[0009] 所述第五PM0S管的栅极接地，第五PM0S管的漏极及衬底分别与第一存储节点及 电源VDD相连接；
[0010] 所述第六PM0S管的栅极接地，第六PM0S管的漏极及衬底分别与第二存储节点及 电源VDD相连接；
[0011] 所述第一NM0S管的栅极及漏极分别与第二存储节点及第一存储节点相连接，第 一NM0S管的源极及衬底接地；
[0012] 所述第二NM0S管的栅极及漏极分别与第一存储节点及第二存储节点相连接，第 二NM0S管的源极及衬底接地；
[0013] 所述第三NM0S管的栅极及漏极分别与第一存储节点及第一控制节点相连接，第 三NM0S管的源极及衬底接地；
[0014] 所述第四NM0S管的栅极及漏极分别与第二存储节点及第二控制节点相连接，第 四NM0S管的源极及衬底接地；
[0015] 所述第五NM0S管的栅极、漏极及源极分别与时钟信号输入端、第一存储节点及信 号输入端相连接，第五NM0S管的衬底接地；
[0016] 所述第六NM0S管的栅极、漏极及源极分别与时钟信号输入端、第二存储节点及信 号输出端相连接，第六NM0S管的衬底接地。
[0017] 信号写入时，通过时钟信号输入端输出的时钟信号控制第五NM0S管和第六NM0S 管进行信号写入和读出；
[0018] 所述第一PM0S管、第二PM0S管、第一NM0S管及第二NM0S管组成了一个存储单元 存储主体结构，第三PM0S管、第四PM0S管、第四NM0S管及第三NM0S管组成了存储单元主 体结构的负反馈回路。
[0019] 本发明具有以下有益效果：
[0020] 本发明所述的高写入速度低静态功耗抗单粒子翻转的SRAM单元在工作时，通过 第五PM0S管及第六PM0S管将信号输入端及信号输出端隔离开来，同时通过第五PM0S管及 第六PM0S管将第一控制节点、第二控制节点、第一存储节点及第二存储节点隔离开来，从 而使第一存储节点及第二储存节点可以快速的从高电平1到低电平〇的跳变中恢复，同时 可以使第一控制节点及第二控制节点可以快速的从高电平1到低电平〇的跳变中恢复，从 而有效的提高信息写入的速度，并且恢复时间短，同时静态功耗低，晶体管面积小。
【专利附图】
【附图说明】
[0021] 图1为本发明的电路图。
【具体实施方式】
[0022] 下面结合附图对本发明做进一步详细描述：
[0023] 参考图1，本发明所述的高写入速度低静态功耗抗单粒子翻转的SRAM单元包括脉 冲信号输入端、信号输入端、信号输出端、第一存储节点A、第二存储节点B、第一控制节点 C、第二控制节点D、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NM0S管N5、第六NM0S管N6、第一PM0S管P1、第二PM0S管P2、第三PM0S管P3、第四PM0S 管P4、第五PM0S管P5、第六PM0S管P6及电源VDD;第一PM0S管P1的栅极及漏极分别与 第二控制节点D及第一控制节点C相连接，第一PM0S管P1的源极及衬底与电源VDD相连 接；第二PM0S管P2的栅极及漏极分别与第一控制节点C及第二控制节点D相连接，第二 PM0S管P2的源极及衬底与电源VDD相连接；第三PM0S管P3的栅极及漏极分别与第一控 制节点C及第五PM0S管P5的源极相连接，第三PM0S管P3的源极及衬底与电源VDD相连 接；第四PM0S管P4的栅极及漏极分别与第二控制节点D及第六PM0S管P6的源极相连接， 第四PM0S管P4的源极及衬底与电源VDD相连接；第五PM0S管P5的栅极接地，第五PM0S 管P5的漏极及衬底分别与第一存储节点A及电源VDD相连接；第六PM0S管P6的栅极接 地，第六PM0S管P6的漏极及衬底分别与第二存储节点B及电源VDD相连接；第一NMOS管 N1的栅极及漏极分别与第二存储节点B及第一存储节点A相连接，第一NMOS管N1的源极 及衬底接地；第二NMOS管N2的栅极及漏极分别与第一存储节点A及第二存储节点B相连 接，第二NMOS管N2的源极及衬底接地；第三NMOS管N3的栅极及漏极分别与第一存储节点 A及第一控制节点C相连接，第三NMOS管N3的源极及衬底接地；第四NMOS管N4的栅极及 漏极分别与第二存储节点B及第二控制节点D相连接，第四NMOS管N4的源极及衬底接地； 第五NMOS管N5的栅极、漏极及源极分别与时钟信号输入端、第一存储节点A及信号输入端 相连接，第五NMOS管N5的衬底接地；第六NMOS管N6的栅极、漏极及源极分别与时钟信号 输入端、第二存储节点B及信号输出端相连接，第六NMOS管N6的衬底接地。
[0024] 需要说明的是，信号写入时，通过时钟信号输入端输出的时钟信号控制第五NM0S 管N5及第六NMOS管N6进行信号写入和信号读出；所述第一PM0S管P1、第二PM0S管P2、 第一NM0S管N1及第二NM0S管N2组成了一个存储单元主体结构，第三PM0S管（P3)、第四 PM0S管（P4)、第四NM0S管（N4)及第三NM0S管（N3)组成了存储单元主体结构的负反馈回 路，形成了第一控制节点（C)及第二控制节点（D)，实现了对存储节点信号加固。线性导通 的第五PM0S管（P5)、第六PM0S管（P6)实现了对控制节点信号加固。
[0025] Quatro-IOT存储单元具有静态噪声容限大以及静态功耗小的优点，但是存储节点 难以从低电平〇到高电平1的跳变中恢复，控制节点难以从高电平1到低电平〇的跳变中 恢复，而且因为冗余节点的影响，写入延迟较大。本发明集成了Quatro-IOT存储单元的优 点，在Quatro-IOT存储单元的节点间引入了起隔离作用的晶体管，消除了冗余节点对写入 时间的影响，并对第一控制节点C及第二控制节点D进行加固。Whitaker存储单元因为电 位退化引起晶体管不能完全关断，在电源VDD和地之间产生一条电流通路，因此有很大的 静态电流。本发明中没有这样的电流通路，静态功耗小。Zhang单元虽然加固性能优良，但 是晶体管面积很大，且写入时间较长。
[0026] 本发明和Quatr〇-10T存储单元Whitaker存储单元，Zhang存储单元的性能进行 了模拟对比，对比结果如表1。
[0027] 表 1
[0028]
【权利要求】
1. 一种高写入速度低静态功耗抗单粒子翻转的SRAM单元，其特征在于，包括脉冲信 号输入端、信号输入端、信号输出端、第一存储节点（A)、第二存储节点（B)、第一控制节点 (C)、第二控制节点（D)、第一 NMOS管（N1)、第二NMOS管（N2)、第三NMOS管（N3)、第四NMOS 管（N4)、第五 NMOS 管（N5)、第六 NMOS 管（N6)、第一 PMOS 管（P1)、第二 PMOS 管（P2)、第三 PMOS管（P3)、第四PMOS管（P4)、第五PMOS管（P5)、第六PMOS管（P6)及电源VDD ; 所述第一 PMOS管（P1)的栅极及漏极分别与第二控制节点（D)及第一控制节点（C)相 连接，第一 PMOS管（P1)的源极及衬底与电源VDD相连接； 所述第二PMOS管（P2)的栅极及漏极分别与第一控制节点（C)及第二控制节点（D)相 连接，第二PMOS管（P2)的源极及衬底与电源VDD相连接； 所述第三PMOS管（P3)的栅极及漏极分别与第一控制节点（C)及第五PMOS管（P5)的 源极相连接，第三PMOS管（P3)的源极及衬底与电源VDD相连接； 所述第四PMOS管（P4)的栅极及漏极分别与第二控制节点（D)及第六PMOS管（P6)的 源极相连接，第四PMOS管（P4)的源极及衬底与电源VDD相连接； 所述第五PMOS管（P5)的栅极接地，第五PMOS管（P5)的漏极及衬底分别与第一存储 节点（A)及电源VDD相连接； 所述第六PMOS管（P6)的栅极接地，第六PMOS管（P6)的漏极及衬底分别与第二存储 节点⑶及电源VDD相连接； 所述第一 NMOS管（N1)的栅极及漏极分别与第二存储节点（B)及第一存储节点（A)相 连接，第一匪0S管（N1)的源极及衬底接地； 所述第二NMOS管（N2)的栅极及漏极分别与第一存储节点（A)及第二存储节点（B)相 连接，第二NMOS管（N2)的源极及衬底接地； 所述第三NMOS管（N3)的栅极及漏极分别与第一存储节点（A)及第一控制节点（C)相 连接，第三匪0S管（N3)的源极及衬底接地； 所述第四NMOS管（N4)的栅极及漏极分别与第二存储节点（B)及第二控制节点（D)相 连接，第四NMOS管（N4)的源极及衬底接地； 所述第五NMOS管（N5)的栅极、漏极及源极分别与时钟信号输入端、第一存储节点（A) 及信号输入端相连接，第五NMOS管（N5)的衬底接地； 所述第六NMOS管（N6)的栅极、漏极及源极分别与时钟信号输入端、第二存储节点（B) 及信号输出端相连接，第六NMOS管（N6)的衬底接地。
2. 根据权利要求1所述的高写入速度低静态功耗抗单粒子翻转的SRAM单元，其特征在 于，信号写入和读出时，通过时钟信号输入端输出的时钟信号控制第五NMOS管（N5)和第六 NMOS管（N6)进行信号写入和信号读出。
3. 根据权利要求1所述的高写入速度低静态功耗抗单粒子翻转的SRAM单元，其特征在 于，所述第一 PMOS管（P1)、第二PMOS管（P2)、第一 NMOS管（N1)及第二NMOS管（N2)组成 了一个存储单元的存储主体结构，第三PMOS管（P3)、第四PMOS管（P4)、第四NMOS管（N4) 及第三NMOS管（N3)组成了存储单元主体结构的负反馈回路。
【文档编号】G11C11/413GK104392745SQ201410712195
【公开日】2015年3月4日 申请日期:2014年11月27日 优先权日:2014年11月27日
【发明者】张国和, 曾云霖, 段国栋 申请人:西安交通大学