一种无静态功耗的芯片打线选择电路的制作方法
【专利摘要】本实用新型公开一种无静态功耗的芯片打线选择电路；PMOS管T1的D极与电路控制端及电路受控端连接，G极接电容C1及电阻R2一端，还接PMOS管T4的D极；PMOS管T1的S极串联电阻R1后接VDD、PMOS管T4的S极和G极及PMOS管T2的S极；电容C1的另一端接GND；电阻R2的另一端同时接PMOS管T2与NMOS管T3的D极，NMOS管T3的S极接GND，而PMOS管T2与NMOS管T3的G极相接后连接电路受控端。本实用新型只有电路控制端连接GND时需一根连接线，且电路控制端连接GND或者悬空都无静态功耗。
【专利说明】一种无静态功耗的芯片打线选择电路
【技术领域】
[0001]本实用新型涉及一种打线选择电路，尤其是指一种无静态功耗的芯片打线选择电路。
【背景技术】
[0002]在集成电路设计中经常通过对PAD (结合区)连接到GND (电源地)、不连线悬空或者连线到VCC (供电电压)，进而改变芯片内部逻辑，从而实现一种裸片封装成两个或更多个不同功能的产品。
[0003]如图1所示，现有技术无静态功耗的芯片打线选择电路，由电阻R及施密特触发器组成；施密特触发器一端接电阻R—端，另一端输出逻辑信号给芯片；电阻R的另一端接芯片打线连接盘(Bonding PAD);芯片打线连接盘通过连接线接VCC，施密特触发器输出高电平信号给芯片，芯片无静态电流；或者，芯片打线连接盘通过连接线接GND，施密特触发器输出低电平信号给芯片，芯片无静态电流，如表一所示。其缺陷在于:所述无静态功耗的芯片打线选择电路中的芯片打线连接盘(Bonding PAD)需接两根连接线,影响集成电路的布局。
[0004]表一
[0005]
【权利要求】
1.一种无静态功耗的芯片打线选择电路，其特征在于:包括PMOS管Tl、电阻R1、电容CUPMOS管T2、NM0S管T3、电阻R2及PMOS管T4 ；PM0S管Tl的D极与电路控制端及电路受控端连接，G极接电容Cl及电阻R 2 一端，还接PMOS管T4的D极；PM0S管Tl的S极串联电阻Rl后接VDD、PM0S管T4的S极和G极及PMOS管T2的S极；电容Cl的另一端接GND ；电阻R2的另一端同时接PMOS管T2与NMOS管T3的D极，NMOS管T3的S极接GND，而PMOS管T2与NMOS管T3的G极相接后连接电路受控端。
2.如权利要求1所述的一种无静态功耗的芯片打线选择电路，其特征在于:电路控制端为芯片打线连接盘，芯片打线连接盘悬空或者接GND。
3.如权利要求1所述的一种无静态功耗的芯片打线选择电路，其特征在于:电路受控端为输出逻辑引脚，输出逻辑引脚接芯片。
【文档编号】H03K19/094GK203504528SQ201320541004
【公开日】2014年3月26日 申请日期:2013年9月2日 优先权日:2013年9月2日
【发明者】赵东世 申请人:矽恩微电子(厦门)有限公司