零静态功耗上下电复位信号产生电路和上下电复位芯片的制作方法
【技术领域】
[0001] 本实用新型涉及集成电路设计的模拟电路技术领域，尤其涉及一种零静态功耗上 下电复位信号产生电路及上下电复位芯片。
【背景技术】
[0002] 现有复位电路(POR)-般是通过检测电路(Detector)循环检测电源状态，首先启 动基准电路(Bandgap)提供参考电压Vref，然后将RC通路(如图1所示的电阻RU电阻R2和电 容C)打开，直至电阻R2的分压值达到基准电压Vref时，比较器(CMP)输出翻转，即改变复位 信号状态。
[0003] 然而，现有复位电路一般在检测电源VDD达到安全工作电压后，基准电路和比较器 电路正常工作，以维持输出复位信号状态，因而会产生直流功耗;另外，由于兼容CMOS工艺 的带隙电压基准电路的输出一般固定在1.2V附近，故需要较高VDD值保证基准电路的正常 工作。 【实用新型内容】
[0004] 为了解决上述问题，本实用新型提供了一种零静态功耗上下电复位信号产生电 路，其以MOS管(包括PMOS管和NMOS管）的阀值电压(或称开启电压)作为内部电路的转换阈 值，这样能够在较低电压下工作;并且通过采用自检侧反馈通路控制机制，在复位生效后断 开直流通路，以至不消耗直流电流，从而满足低压低功耗系统的应用。
[0005] 依据本实用新型的一方面，本实用新型提供一种零静态功耗上下电复位信号产生 电路，其包括一复位使能控制模块、一电容放电控制模块、一上下电复位控制模块以及一输 出锁存模块;所述复位使能控制模块与所述上下电复位控制模块电连接，用以提供使能控 制信号给所述上下电复位控制模块;所述电容放电控制模块与所述上下电复位控制模块电 连接，用以对所述上下电复位控制模块中的节点电容进行充放电控制;所述上下电复位控 制模块用以在上电过程中和下电过程中分别进行上电复位控制、下电复位控制以及零静态 功耗控制;所述输出锁存模块与所述上下电复位控制模块电连接，用以将所述上下电复位 控制模块的输出信号缓存锁存后作为上下电复位信号产生电路的输出。
[0006] 在本实用新型一实施例中，所述复位使能控制模块包括：一第一PMOS管、一第六 匪OS管、一第七匪OS管、一第六反相器、一第六电容和一第一电阻；所述第一 PMOS管的源极 接电源，所述第一 PMOS管的漏极分别电连接至所述第六反相器的输入端和所述第六NMOS管 的漏极，所述第一 PMOS管的栅极电连接至所述第一电阻的一端;所述第六WOS管的源极分 别电连接至所述第六电容的下极板、所述第七匪OS管的漏极和所述第七NMOS管的栅极;所 述第六电容的上极板电连接至电源;所述第六NMOS管的栅极和所述第七NMOS管的源极分别 接地;所述第六反相器的输出端电连接至所述上下电复位控制模块;所述第一电阻的另一 端接地。
[0007] 在本实用新型一实施例中，所述电容放电控制模块包括:一第二电阻、一第五NMOS 管、一第五电容、一第二PMOS管、一第四匪OS管和一第八匪OS管;所述第二电阻的一端电连 接至电源，所述第二电阻的另一端电连接分别电连接至所述第五匪OS管的漏极、所述第五 NMOS管的栅极、所述第二PMOS管的栅极、第四NMOS管的栅极和所述第八NMOS管的漏极;所述 第五匪OS管的源极分别电连接至所述第二PMOS管的源极和所述第五电容的上极板，所述第 五匪OS管的栅极分别电连接至所述第八匪OS管的漏极、所述第五匪OS管的漏极、所述第二 PMOS管的栅极和所述第四WOS管的栅极;所述第五电容的下极板接地;所述第二PMOS管的 漏极分别电连接至所述上下电复位控制模块、所述第八NMOS管的栅极和所述第四匪OS管的 漏极，所述第二PMOS管的栅极分别电连接至所述第四NMOS管的栅极和所述第八NMOS管的漏 极;所述第四NMOS管的漏极分别电连接至所述上下电复位控制模块和所述第八NMOS管的栅 极，所述第四匪OS管的栅极电连接至所述第八NMOS管的漏极，所述第四NMOS管的源极接地； 所述第五电容的下极板接地;所述第八NMOS管的栅极电连接至所述上下电复位控制模块， 所述第八NMOS管的源极接地。
[0008]在本实用新型一实施例中，所述上下电复位控制模块包括:一第零PMOS管、一第零 电阻、一第零电容、一第零匪OS管、一第一电容、一第一 NMOS管、一第一反相器、一第一 RS触 发器、一第零或门、一第零与非门、一第五反相器、一第二缓冲器、一第二反相器、一第三反 相器、一第三匪OS管、一第三电容、一第二电容、一第二匪OS管、一第四电容、一第四反相器 和一第零反相器;所述第零PMOS管的源极电连接至电源，所述第零PMOS管的栅极分别电连 接至所述复位使能控制模块的第一 PMOS管的栅极和所述第一电阻的一端，所述第零PMOS管 的漏极分别电连接至所述第零电阻的一端、所述第零电容的上极板和所述第零反相器的输 入端;所述第零电容的上极板分别电连接至所述第零电阻的一端和所述第零反相器的输入 端，所述第零电容的下极板接地;所述第零电阻的另一端电连接至所述第零NMOS管的漏极； 所述第零NMOS管的栅极分别电连接至所述第一电容的下极板、所述第一反相器的输出端和 所述第一匪OS管的漏极，所述第零匪OS管的源极接地;所述第一电容的上极板电连接至电 源;所述第一匪OS管的源极接地，所述第一匪OS管的栅极分别电连接至所述第一反相器的 输入端和所述第一 RS触发器的输出端;所述第一反相器的输出端电连接至所述第一电容的 下极板，所述第一反相器的输入端电连接至所述第一 RS触发器的输出端;所述第一 RS触发 器的S端电连接至所述第零或门的输出端，所述第一 RS触发器的R端分别电连接至所述第二 NMOS管的栅极、所述第四电容的上极板和所述第四反相器的输出端;所述第零或门的第一 输入端电连接至所述复位使能控制模块的第六反相器的输出端，所述第零或门的第二输入 端分别电连接至所述输出锁存模块和所述第零与非门的输出端;所述第零与非门的第一输 入端电连接至所述第二缓冲器的输出端，所述第零与非门的第二输入端电连接至所述第五 反相器的输出端;所述第二缓冲器的输入端分别电连接至所述第三NMOS管的漏极、所述第 三电容的上极板、所述第三反相器的输入端和所述第二反相器的输出端;所述第三NMOS管 的栅极电连接至所述电容放电控制模块的第四匪OS管的漏极，所述第三匪OS管的源极接 地;所述第三电容的下极板接地;所述第三反相器的输出端分别电连接至所述第二反相器 的输入端、所述第五反相器的输入端、所述第二NMOS管的漏极和所述第二电容的下极板;所 述第二反相器的输入端分别电连接至所述第五反相器的输入端、所述第二电容的下极板和 所述第二NMOS管的漏极;所述第五反相器的输入端分别电连接至所述第二电容的下极板和 所述第二NMOS管的漏极;所述第二电容的上极板电连接至电源，所述第二电容的下极板电 连接至所述第二匪OS管的漏极;所述第二匪OS管的源极接地，所述第二匪OS管的栅极分别 电连接至所述第四电容的上极板和所述第四反相器的输出端;所述第四电容的下极板接 地;所述第四反相器的输入端分别电连接至所述第零反相器的输出端和所述输出锁存模 块;所述第零反相器的输入端电连接至所述第零电阻的一端。
[0009] 在本实用新型一实施例中，所述输出锁存模块包括：一第零缓冲器、一第七反相 器、一第零RS触发器和一第一缓冲器;所述第零缓冲器的输入端分别电连接至所述上下电 复位控制模块的第四反相器的输入端和所述第零反相器的输出端，所述第零缓冲器的输出 端电连接至所述第零RS触发器的R端;所述第七反相器的输入端分别电连接至所述第零与 非门的输出端和所述第零或门的第二输入端，所述第七反相器的输出端电连接至所述第零 RS触发器的S端;所述第零RS触发器的输出端电连接至所述第一缓冲器的输入端;所述第一 缓冲器的输出端电连接所述上下电复位信号产生电路的输出。
[0010] 在本实用新型一实施例中，当上电时，所述电源电压升至相应阈值后，所述第一 PMOS管的漏极和所述第六NMOS管的漏极的公共连接点电压置高，第三NMOS管的栅极电压拉 低，所述第一电容的下极板和所述第二电容的下极板电压随所述电源电压升高，且当所述 电源电压大于PMOS管阈值电压和NMOS管阈值电压的最大值时，所述第零PMOS管对所述第零 电容充电，所述第零电容的上极板电压升高，所述第零反相器的输出端电压置低，所述第四 反相器的输出端电压置高而对第四电容充电，同时所述第二反相器的输入端电压置低;接 着，所述第二反相器的输出端电压置高而对所述第三电容充电，同时所述与非门的输出端 电压置低，且所述第七反相器的输出端电压置高，所述第零RS触发器的S端电压置高以使得 所述上下电复位信号产生电路的输出随着所述电源电压升高而升高，与此同时，所述或门 的输出端电压置低，所述第一 RS触发器的S端电压置低而使得所述第一反相器的输入端电 压置高，进而使得所述第一电