一种降低芯片功耗的电路的制作方法
【专利摘要】本实用新型涉及一种降低芯片功耗的电路，该电路包括下拉电阻、零阈值管、负电压输出元件、控制元件，下拉电阻一端和负电压输出元件输入端引入正电压，下拉电阻另一端与零阈值管的源极连接，零阈值管的漏极接地，零阈值管的栅极与控制元件的一端连接，控制元件另一端可被控制地接地或与负电压输出元件的输出端连接。本实用新型的方案中，作为负电压输出装置的电荷泵和零阈值管在CMOS工艺中均可以做，方便集成的同时也大大降低了芯片设计和制造成本。
【专利说明】
一种降低芯片功耗的电路
技术领域
[0001]本实用新型涉及一种降低芯片功耗的电路。
【背景技术】
[0002]现有的芯片中，常常通过下拉电阻实现模式的识别。例如，EMARKER芯片就是其中的一种。
[0003]为提高产品品质、确保使用者体验，USB缆线制造商正大举在Type-C传输线中导入电子标记(E-Marker)晶片，带动相关解决方案需求迅速增温，成为晶片设计业者抢搭USBType-C顺风车的另一产品研发焦点。Type-C同时可做的事太多，系统的设置(Configurat1n)情形如支援电流、传输速率等，有很多不同的组合。举例来说，假设某主控端与装置端系统是采用Type-C搭配USB H)的设计，且皆支援5安培(A)电流，若使用者拿仅支援3安培电流的Type-C线缆来串接两部系统，就很可能造成线缆烧毁。因此E-Marker晶片主要系用于Type-C线缆中，让线缆制造商在产品出厂时，可将线缆的规格资料和特性，例如支援的传输率、电力大小，甚至使用状况判断和应变机制，统统烧录在E-Marker晶片中，以便在使用者串接发生问题时，能即时判断并显示警示讯息，或自动调整设置将状况排除，进而确保产品品质及安全。
[0004]现有的e-marker芯片是通过在vconn端加IK下拉电阻来识别。如图1，识别到5.1K下拉电阻的线为CC，识别到IK下拉电阻的线为Vconn，e-marker芯片是通过在vconn端加IK下拉电阻来识别。Vconn端电压典型值为5V，在IK下拉电阻上回有25mW的功率损耗。现有技术中，采用图2的方案解决，此方案缺点是CMOS工艺中没有JFET，而普通芯片为降低成本都使用CMOS工艺，若需在芯片中集成JFET，芯片的成本会大幅度增加。
【实用新型内容】
[0005]为了解决上述技术问题，本实用新型提供了一种降低芯片功耗的电路，所述电路包括下拉电阻、零阈值管、负电压输出元件、控制元件，所述下拉电阻一端和负电压输出元件输入端引入正电压，下拉电阻另一端与零阈值管的源极连接，零阈值管的漏极接地，零阈值管的栅极与控制元件的一端连接，所述控制元件另一端可被控制地接地或与负电压输出元件的输出端连接。
[0006]所述零阈值管接地时，零阈值管导通;所述零阈值管与负电压输出元件的输出端连接时，电荷栗产生-2V的电压，零阈值管关断。
[0007 ]所述零阈值管的阈值电压小于或等于-0.7 V。
[0008]所述负电压输出元件为电荷栗，所述电荷栗将正电压转变为负电压。
[0009]所述电荷栗转变的负电压小于零阈值管的阈值电压。
[0010]所述控制元件包括第一MOS开关管和第二 MOS开关管，所述第一 MOS开关管的栅极与第一控制端连接，所述第一 MOS开关管的漏极与负电压输出元件的输出端连接，所述第一MOS开关管的源极与零阈值管的栅极连接，第二 MOS开关管的栅极与第二控制端连接，所述第二 MOS开关管的漏极与负电压输出兀件的输出端连接，所述第二 MOS开关管的源极与零阈值管的栅极连接。
[0011 ] 一种降低芯片功耗的方法，包括以下步骤:
[0012]所述芯片包括用于电压识别的下拉电阻，所述电路包括下拉电阻、零阈值管、负电压输出元件、控制元件，所述下拉电阻一端和负电压输出元件输入端引入正电压，下拉电阻另一端与零阈值管的源极连接，零阈值管的漏极接地，零阈值管的栅极与控制元件的一端连接，所述控制元件另一端可被控制地接地或与负电压输出元件的输出端连接；
[0013]当处于识别状态时，所述零阈值管接地，零阈值管导通；
[0014]当不处于识别状态时，所述零阈值管负电压输出元件的输出端与电荷栗的输出端连接，电荷栗产生-2V的电压，零阈值管关断，下拉电阻无功率损耗。
[0015]一种降低芯片功耗的方法，所述控制元件包括第一 MOS开关管和第二 MOS开关管，所述第一 MOS开关管的栅极与第一控制端连接，所述第一 MOS开关管的漏极与负电压输出元件的输出端连接，所述第一 MOS开关管的源极与零阈值管的栅极连接，第二 MOS开关管的栅极与第二控制端连接，所述第二 MOS开关管的漏极接地，所述第二 MOS开关管的源极与零阈值管的栅极连接；
[0016]当处于识别状态时，所述第一控制端无电压输入，第二控制端输入电压，零阈值管接地，零阈值管导通；
[0017]当不处于识别状态时，所述第一控制端输入电压，第二控制端无电压输入，零阈值管负电压输出元件的输出端与电荷栗的输出端连接，电荷栗产生-2V的电压，零阈值管关断，下拉电阻无功率损耗。
[0018]—种芯片，所述芯片包括上述的降低芯片功耗的电路。
[0019]—种电子设备，所述电子设备包括上述的芯片。
[0020]本实用新型的方案中，作为负电压输出装置的电荷栗和零阈值管在CMOS工艺中均可以做，方便集成的同时也大大降低了芯片设计和制造成本。
[0021]参考以下详细说明更易于理解本申请的上述以及其他特征、方面和优点。
【附图说明】
[0022]图1为现有技术中的一种芯片的模式识别的电路示意图。
[0023]图2为现有技术中芯片的下拉电阻功耗控制的电路图。
[0024]图3为本实用新型的降低芯片功耗电路图。
[0025]图4为本实用新型的降低芯片功耗另一种电路图。
[0026]其中，附图标记如下所示:
[0027]下拉电阻Rl控制元件Kl第一MOS开关管Ml第二MOS开关管M2第一控制端Gl第二控制端G2零阈值管MO负电压输出元件Fl
【具体实施方式】
[0028]为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例的附图，对本实用新型实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本实用新型的一部分实施例，而不是全部的实施例。基于所描述的本实用新型的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本实用新型保护的范围。
[0029]除非另作定义，此处使用的技术术语或者科学术语应当为本实用新型所属领域内具有一般技能的人士所理解的通常意义。本实用新型专利申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。
[0030]—种降低芯片功耗的电路，所述电路包括下拉电阻、零阈值管、负电压输出元件、控制元件，所述下拉电阻一端和负电压输出元件输入端引入正电压，下拉电阻另一端与零阈值管的源极连接，零阈值管的漏极接地，零阈值管的栅极与控制元件的一端连接，所述控制元件另一端可被控制地接地或与负电压输出元件的输出端连接。所述零阈值管接地时，零阈值管导通，所述零阈值管与负电压输出元件的输出端连接时，电荷栗产生-2V的电压，零阈值管关断。
[0031 ]本实用新型的零阈值管是指阈值电压小于O的MOS管，例如，阈值电压为-0.5、-0.7、_1V的MOS管，该MOS管能够在栅极输入O电压时导通，作为一种优选的技术方案，本实用新型所述零阈值管的阈值电压小于或等于-0.7V。当零阈值管的栅极接入低于阈值电压的负电压，则零阈值管关断，当零阈值管的栅极接地时，零阈值管导通。
[0032]本实用新型的负电压输出元件可以是现有技术中的任意一种负电压输出元件，所述负电压输出元件的输出电压应当低于零阈值管的阈值电压，当负电压输出元件将负压输送至零阈值管的栅极，则零阈值管关断，当零阈值管的栅极接地时，零阈值管导通。作为一种优选的技术方案，本实用新型所述负电压输出元件为电荷栗，所述电荷栗将正电压转变为负电压。所述电荷栗转变的负电压小于零阈值管的阈值电压。
[0033]作为一种优选的技术方案，所述控制元件包括第一MOS开关管和第二 MOS开关管，所述第一 MOS开关管的栅极与第一控制端连接，所述第一 MOS开关管的漏极与负电压输出元件的输出端连接，所述第一 MOS开关管的源极与零阈值管的栅极连接，第二 MOS开关管的栅极与第二控制端连接，所述第二 MOS开关管的漏极与负电压输出元件的输出端连接，所述第二MOS开关管的源极与零阈值管的栅极连接。
[0034]本实用新型还提供一种降低芯片功耗的方法，所述芯片包括用于电压识别的下拉电阻，所述电路包括下拉电阻、零阈值管、负电压输出元件、控制元件，所述下拉电阻一端和负电压输出元件输入端引入正电压，下拉电阻另一端与零阈值管的源极连接，零阈值管的漏极接地，零阈值管的栅极与控制元件的一端连接，所述控制元件另一端可被控制地接地或与负电压输出元件的输出端连接;该方法包括以下步骤:
[0035]当处于识别状态时，所述零阈值管接地，零阈值管导通；当不处于识别状态时，所述零阈值管负电压输出元件的输出端与电荷栗的输出端连接，电荷栗产生-2V的电压，零阈值管关断，下拉电阻无功率损耗。
[0036]作为一种优选的技术方案本实用新型还提供了另一种降低芯片功耗的方法，所述芯片包括用于电压识别的下拉电阻，所述电路包括下拉电阻、零阈值管、负电压输出元件、控制元件，所述下拉电阻一端和负电压输出元件输入端引入正电压，下拉电阻另一端与零阈值管的源极连接，零阈值管的漏极接地，零阈值管的栅极与控制元件的一端连接，所述控制元件另一端可被控制地接地或与负电压输出元件的输出端连接;所述控制元件包括第一MOS开关管和第二 MOS开关管，所述第一 MOS开关管的栅极与第一控制端连接，所述第一 MOS开关管的漏极与负电压输出元件的输出端连接，所述第一 MOS开关管的源极与零阈值管的栅极连接，第二 MOS开关管的栅极与第二控制端连接，所述第二 MOS开关管的漏极接地，所述第二 MOS开关管的源极与零阈值管的栅极连接;该方法包括以下步骤:
[0037]当处于识别状态时，所述第一控制端无电压输入，第二控制端输入电压，零阈值管接地，零阈值管导通；当不处于识别状态时，所述第一控制端输入电压，第二控制端无电压输入，零阈值管负电压输出元件的输出端与电荷栗的输出端连接，电荷栗产生-2V的电压，零阈值管关断，下拉电阻无功率损耗。
[0038]—种芯片，所述芯片包括上述的降低芯片功耗的电路。
[0039]—种电子设备，所述电子设备包括上述的芯片。
[0040]实施例1
[0041]如图3所示，一种降低芯片功耗的电路，该电路包括下拉电阻、零阈值管、负电压输出元件、控制元件，下拉电阻一端和负电压输出元件输入端引入5V的电压，下拉电阻另一端与零阈值管的源极连接，零阈值管的漏极接地，零阈值管的栅极与控制元件的一端连接，控制元件另一端可被控制地接地或与负电压输出元件的输出端连接。零阈值管接地时，零阈值管导通，零阈值管与负电压输出元件的输出端连接时，电荷栗产生-2V的电压，零阈值管关断。零阈值管的阈值电压为-0.7V。负电压输出元件为电荷栗，电荷栗将正电压转变为负电压。所述电荷栗转变的负电压小于零阈值管的阈值电压。
[0042]实施例2
[0043]如图4所示，一种降低芯片功耗的电路，电路包括下拉电阻、零阈值管、负电压输出元件、控制元件，下拉电阻一端和负电压输出元件输入端引入5V的电压，下拉电阻另一端与零阈值管的源极连接，零阈值管的漏极接地，零阈值管的栅极与控制元件的一端连接，控制元件另一端可被控制地接地或与负电压输出元件的输出端连接。零阈值管接地时，零阈值管导通，零阈值管与负电压输出元件的输出端连接时，电荷栗产生-2V的电压，零阈值管关断。零阈值管的阈值电压为-0.7V。负电压输出元件为电荷栗，电荷栗将正电压转变为负电压。电荷栗转变的负电压小于零阈值管的阈值电压。控制元件包括第一 MOS开关管和第二MOS开关管，所述第一 MOS开关管的栅极与第一控制端连接，第一 MOS开关管的漏极与负电压输出元件的输出端连接，第一 MOS开关管的源极与零阈值管的栅极连接，第二 MOS开关管的栅极与第二控制端连接，第二 MOS开关管的漏极接地，第二 MOS开关管的源极与零阈值管的栅极连接。
[0044]以上所述，仅为本实用新型的较佳实施例而已，并非用于限定本实用新型的保护范围。凡是根据本【实用新型内容】所做的均等变化与修饰，均涵盖在本实用新型的专利范围内。
【主权项】
1.一种降低芯片功耗的电路，所述电路包括下拉电阻、零阈值管、负电压输出元件、控制元件，所述下拉电阻一端和负电压输出元件输入端引入正电压，下拉电阻另一端与零阈值管的源极连接，零阈值管的漏极接地，零阈值管的栅极与控制元件的一端连接，所述控制元件另一端可被控制地接地或与负电压输出元件的输出端连接。2.根据权利要求1所述的一种降低芯片功耗的电路，其特征在于，所述零阈值管接地时，零阈值管导通，所述零阈值管与负电压输出元件的输出端连接时，电荷栗产生-2V的电压，零阈值管关断。3.根据权利要求1所述的一种降低芯片功耗的电路，其特征在于，所述零阈值管的阈值电压小于或等于-0.7V。4.根据权利要求1所述的一种降低芯片功耗的电路，其特征在于，所述负电压输出元件为电荷栗，所述电荷栗将正电压转变为负电压。5.根据权利要求4所述的一种降低芯片功耗的电路，其特征在于，所述电荷栗转变的负电压小于零阈值管的阈值电压。6.根据权利要求1所述的一种降低芯片功耗的电路，其特征在于，所述控制元件包括第一MOS开关管和第二 MOS开关管，所述第一 MOS开关管的栅极与第一控制端连接，所述第一MOS开关管的漏极与负电压输出元件的输出端连接，所述第一 MOS开关管的源极与零阈值管的栅极连接，第二 MOS开关管的栅极与第二控制端连接，所述第二 MOS开关管的漏极与负电压输出元件的输出端连接，所述第二 MOS开关管的源极与零阈值管的栅极连接。
【文档编号】H03K19/003GK205725701SQ201620563828
【公开日】2016年11月23日
【申请日】2016年6月13日
【发明人】万利剑, 王涛
【申请人】成绎半导体技术（上海）有限公司