容的下极板电压拉低，所述第零NMOS管关断，从而实现无直流 功耗。
[0011] 在本实用新型一实施例中，在上电过程中，当所述第零电容的上极板电压、所述第 四电容的上极板电压和所述第三电容的上极板电压分别升至所述第零反相器中NMOS管、所 述第二NMOS管和所述第二缓冲器中NMOS管的阈值电压时，所述上下电复位信号产生电路的 输出电压翻转为高而使得上电复位结束，同时停止发送上电复位信号。
[0012] 在本实用新型一实施例中，当下电时，所述电源电压降至相应阈值后，所述第一 PMOS管的漏极和所述第六NMOS管的漏极的公共连接点电压拉低，所述第三NMOS管的栅极电 压置高;接着，所述第二缓冲器的输入端电压置低，所述第零与非门的输出端电压置高，所 述第一 RS触发器的S端电压置高而使得所述第一反相器的输入端置低，进而所述第一反相 器的输出端电压置高，同时所述第零NMOS管导通而使得所述第零电容对所述第零电阻放 电；与此同时，所述第零反相器的输入端电压置低，进而所述第零RS触发器的R端电压置高 以使得所述上下电复位信号产生电路的输出随着所述电源电压降低而降低。
[0013] 在本实用新型一实施例中，当下电过程中，当所述第零电容的上极板电压降至所 述第零反相器中NMOS管的阀值电压时，所述上下电复位信号产生电路的输出电压翻转为低 而使得下电复位开始，直至下电过程结束时停止发送下电复位信号。
[0014] 依据本实用新型的另一方面，本实用新型还提供一种上下电复位芯片，其包括上 述上下电复位信号产生电路，从而实现以MOS管开启电压作为电路状态转换阈值，并在上下 电复位生效后断开直流通路。
[0015] 本实用新型的优点在于，通过采用简单的逻辑反馈控制机制，本实用新型所述上 下电复位信号产生电路在反复上下电时且在1.5V~6V的工作电压范围之内能够快速响应 电源电压的变化，而且具有良好的稳定性。且，在复位生效后，断开直流通路，以至不消耗直 流电流，从而满足低压低功耗系统的应用需要。再者，由于上下电复位信号产生电路内部以 MOS管阈值电压作为状态转换，因此，能够省去传统复位电路中的基准电路和比较器电路， 进而节约芯片面积。
【附图说明】
[0016] 图1是现有技术中的复位电路示意图；
[0017] 图2是本实用新型所述零静态功耗上下电复位信号产生电路的架构框图；
[0018] 图3是本实用新型一实施例中所述上下电复位信号产生电路的电路连接示意图；
[0019] 图4是上下电复位信号产生示意图；
[0020] 图5是本实用新型一实施例中所述上下电复位信号产生电路的仿真结构示意图；
[0021] 图6是本实用新型一实施例中所述上下电复位芯片的架构图。
【具体实施方式】
[0022] 下面结合附图对本实用新型提供的上下电复位信号产生电路及上下电复位芯片 的【具体实施方式】做详细说明。
[0023]在描述本实用新型的电子器件时，可以使用术语，例如第零、第一、第二、第三等类 似词。这些术语仅是为了将一组件与其他结构组件区别出来，并且一相应结构组件的属性、 次序、顺序等不应受限于该术语。另外，在本文中的MOS管包括PMOS管和匪OS管，进一步而 言，所描述的例如第一PMOS管、第六NMOS管、第七NMOS管等均为MOS管。
[0024] 参见图2和图3所示，本实用新型提供一种零静态功耗上下电复位信号产生电路 100,其包括一复位使能控制模块10、一电容放电控制模块20、一上下电复位控制模块30以 及一输出锁存模块40。所述复位使能控制模块10与所述上下电复位控制模块30电连接，用 以提供使能控制信号给所述上下电复位控制模块30;所述电容放电控制模块20与所述上下 电复位控制模块30电连接，用以对所述上下电复位控制模块30中的节点电容进行充放电控 制。所述上下电复位控制模块30用以在上电过程中和下电过程中分别进行上电复位控制、 下电复位控制以及零静态功耗控制。所述输出锁存模块40与所述上下电复位控制模块30电 连接，用以将所述上下电复位控制模块30的输出信号缓存锁存后作为上下电复位信号产生 电路100的输出。
[0025] 参见图3所示，在本实用新型一实施例中，所述复位使能控制模块10包括:一第一 PMOS管PMl、一第六NMOS管NM6、一第七NMOS管NM7、一第六反相器INV6、一第六电容C6和一第 一电阻Rl;所述第一 PMOS管PMl的源极接电源电压VDD，所述第一 PMOS管PMl的漏极分别电连 接至所述第六反相器INV6的输入端和所述第六匪OS管NM6的漏极，所述第一 PMOS管PMl的栅 极电连接至所述第一电阻Rl的一端;所述第六NMOS管匪6的源极分别电连接至所述第六电 容C6的下极板、所述第七NMOS管NM7的漏极和所述第七匪OS管匪7的栅极;所述第六电容C6 的上极板电连接至电源电压VDD;所述第六匪OS管匪6的栅极和所述第七匪OS管匪7的源极 分别接地;所述第六反相器INV6的输出端电连接至所述上下电复位控制模块30;所述第一 电阻Rl的另一端接地。
[0026] 所述电容放电控制模块20包括:一第二电阻R2、一第五NMOS管匪5、一第五电容C5、 一第二PMOS管PM2、一第四匪OS管NM4和一第八NMOS管匪8;所述第二电阻R2的一端电连接至 电源，所述第二电阻R2的另一端电连接分别电连接至所述第五NMOS管匪5的漏极、所述第五 匪OS管匪5的栅极、所述第二PMOS管PM2的栅极、第四匪OS管匪4的栅极和所述第八匪OS管 匪8的漏极;所述第五匪OS管匪5的源极分别电连接至所述第二PMOS管PM2的源极和所述第 五电容C5的上极板，所述第五NMOS管匪5的栅极分别电连接至所述第八NMOS管匪8的漏极、 所述第五NMOS管NM5的漏极、所述第二PMOS管PM2的栅极和所述第四NMOS管NM4的栅极;所述 第五电容C5的下极板接地;所述第二PMOS管PM2的漏极分别电连接至所述上下电复位控制 模块30、所述第八NMOS管匪8的栅极和所述第四NMOS管NM4的漏极，所述第二PMOS管PM2的栅 极分别电连接至所述第四NMOS管NM4的栅极和所述第八NMOS管匪8的漏极;所述第四NMOS管 NM4的漏极分别电连接至所述上下电复位控制模块30和所述第八NMOS管匪8的栅极，所述第 四NMOS管匪4的栅极电连接至所述第八NMOS管匪8的漏极，所述第四NMOS管NM4的源极接地； 所述第五电容C5的下极板接地;所述第八NMOS管NM8的栅极电连接至所述上下电复位控制 模块30，所述第八NMOS管NM8的源极接地。
[0027] 所述上下电复位控制模块30包括:一第零PMOS管ΡΜ0、一第零电阻R0、一第零电容 CO、一第零NMOS管NMO、一第一电容Cl、一第一 NMOS管NMl、一第一反相器INVl、一第一 RS触发 器RSFFl、一第零或门0R0、一第零与非门NANDO、一第五反相器INV5、一第二缓冲器BUF2、一 第二反相器INV2、一第三反相器INV3、一第三匪OS管匪3、一第三电容C3、一第二电容C2、一 第二NMOS管匪2、一第四电容C4、一第四反相器INV4和一第零反相器INVO;所述第零PMOS管 PMO的源极电连接至电源电压VDD，所述第零PMOS管PMO的栅极分别电连接至所述复位使能 控制模块10的第一 PMOS管PMl的栅极和所述第一电阻Rl的一端，所述第零PMOS管PMO的漏极 分别电连接至所述第零电阻RO的一端、所述第零电容CO的上极板和所述第零反相器INVO的 输入端;所述第零电容CO的上极板分别电连接至所述第零电阻RO的一端和所述第零反相器 INVO的输入端，所述第零电容CO的下极板接地;所述第零电阻RO的另一端电连接至所述第 零匪OS管匪0的漏极;所述第零匪OS管匪0的栅极分别电连接至所述第一电容Cl的下极板、 所述第一反相器INVl的输出端和所述第一 NMOS管匪1的漏极，所述第零NMOS管匪0的源极接 地；所述第一电容Cl的上极板电连接至电源；所述第一匪OS管匪1的源极接地，所述第一 匪OS管匪1的栅极分别电连接至所述第一反相器INVl的输入端和所述第一 RS触发器RSFFl 的输出端;所述第一反相器INVl的输出端电连接至所述第一电容Cl的下极板，所述第一反 相器INVl的输入端电连接至所述第一 RS触发器RSFFl的输出端;所述第一 RS触发器RSFFl的 S端电连接至所述第零或门0R0的输出端，所述第一 RS触发器RSFFl的R端分别电连接至所述 第二WOS管W2的栅极、所述第四电容C4的上极板和所述第四反相器INV4的输出端;所述第 零或门0R0的第一输入端电连接至所述复位使能控制模块10的第六反相器INV6的输出端， 所述第零或门0R0的第二输入端分别电连接至所述输出锁存模块40和所述第零与非门 NANDO的输出端;所述第零与非门NANDO