锁存器和D触发器的制作方法与工艺

本发明实施例涉及数字电路技术，尤其涉及一种锁存器和D触发器。

背景技术：
锁存器(Latch)是一种对脉冲电平敏感的存储单元电路，可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存，典型的锁存器逻辑电路是D触发器电路，D触发器一般采用主从式结构，通过将两个锁存器(Latch)级联，然后，对两个锁存器施加相反的时钟信号，实现触发器的功能。现有的锁存器大多是采用互补金属氧化物半导体(ComplementaryMetalOxideSemiconductor，简称CMOS)工艺实现，CMOS电路实现的锁存器不仅结构复杂，并且由于CMOS工艺实现的电路为易失性的，因此，当电路掉电后，电路在掉电前的工作状态将无法保存。随着锁存器和D触发器应用的增加，迫切需要锁存器能够在设备断电后也能保持设备在掉电前的工作状态，因此，对非易失性的锁存器和D触发器的需求逐渐增强。

技术实现要素：
本发明实施例提供一种锁存器和D触发器，能够在掉电的情况下，依然保持电路在掉电前的工作状态。本发明第一方面提供一种锁存器，包括：开关、阻变式存储器、分压电路和电压转换器；其中，所述开关的第一端用于输入控制信号，所述控制信号用于控制所述开关处于导通状态或断开状态；所述开关的第二端为所述锁存器的输入端；所述开关的第三端与所述阻变式存储器的正极、所述分压电路的第一端和所述电压转换器的输入端连接；所述阻变式存储器的负极连接控制电源，所述分压电路的第二端接地，所述电压转换器的输出端为所述锁存器的输出端；当所述开关处于导通状态时，所述电压转换器用于根据所述锁存器的输入信号输出所述锁存器的输出信号，其中，所述锁存器的输出信号与所述锁存器的输入信号保持一致；当所述开关由导通状态变为断开状态时，所述阻变式存储器用于与所述分压电路配合以使所述开关处于断开状态时所述锁存器的输出信号与所述开关处于导通状态时所述锁存器的输出信号保持一致。结合本发明第一方面，在本发明第一方面的第一种可能的实现方式中，当所述开关处于导通状态时，根据所述控制电源的电压和所述锁存器的输入信号的电压的差值，所述阻变式存储器还用于呈现阻态；当所述开关由导通状态变为断开状态时，所述阻变式存储器，还用于保持所述阻态，使所述分压电路的电压满足预设条件，以使所述开关处于断开状态时所述锁存器的输出信号与所述开关处于导通状态时所述锁存器的输出信号保持一致。结合本发明第一方面的第一种可能的实现方式，在本发明第一方面的第二种可能的实现方式中，当所述阻变式存储器保持所述阻态时，所述分压电路的电压为(R/(Rm+R))*Vm，其中，R为所述分压电路的阻值，Rm为所述阻变式存储器在所述第一组态的阻值，Vm为所述控制电源的电压，所述第一组态包括高阻态或低阻态。结合本发明第一方面的第二种可能的实现方式，在本发明第一方面的第三种可能的实现方式中，所述电压转换器，用于如果所述分压电路的电压不小于电压转换阈值，将所述分压电路的电压转换为高电平，如果所述分压电路的电压小于所述电压转换阈值，将所述分压电路的电压转换为低电平；其中，所述电压转换阈值满足以下条件：(R/(R+Rmh))Vm≤Vth≤(R/(R+Rml))Vm，Vth为所述电压转换阈值，Rml为所述阻变式存储器在低阻态的阻值，Rmh为所述阻变式存储器在高阻态的阻值。结合本发明第一方面以及第一方面的第一种至第三种可能的实现方式，在本发明第一方面的第四种可能的实现方式中，所述开关包括场效应晶体管，所述场效应晶体管的栅极用于输入所述控制信号，所述场效应晶体管的漏极为所述锁存器的输入端，所述场效应晶体管的源极分别与所述阻变式存储器的正极、所述分压电路的第一端和所述电压转换器的输入端连接。结合本发明第一方面的第四种可能的实现方式，在本发明第一方面的第五种可能的实现方式中，所述场效应晶体管包括P型场效应晶体管或N型场效应晶体管。结合本发明第一方面以及第一方面的第一种至第五种可能的实现方式，在本发明第一方面的第六种可能的实现方式中，所述分压电路包括分压电阻。本发明第二方面提供一种D触发器，包括至少两个如权利要求1-7任意一项所述的锁存器，所述至少两个锁存器包括第一锁存器和第二锁存器，其中：所述第一锁存器的输出端为所述第二锁存器的输入端；所述第一锁存器的开关的第一端与所述第二锁存器的开关的第一端用于输入控制信号，其中，所述第一锁存器的开关与所述第二锁存器的开关在所述控制信号的控制下不会均处于导通状态；所述第一锁存器的开关的第二端为所述D触发器的输入端；所述第二锁存器的电压转换器的输出端为所述D触发器的输出端。结合本发明第二方面，在本发明第二方面的第一种可能的实现方式中，当所述第一锁存器的开关为P型场效应晶体管时，所述第二锁存器的开关为N型场效应晶体管；或当所述第一锁存器的开关为N型场效应晶体管时，所述第二锁存器的开关为P型场效应晶体管。本实施例提供了一种锁存器和D触发器，该锁存器由开关、阻变式存储器、分压电路和电压转换器构成。当开关导通时，所述电压转换器可以根据锁存器的输入信号输出锁存器的输出信号，该输出信号与该输入信号保持一致。当开关由导通状态变为断开状态时，通过所述阻变式存储器与分压电路配合以使开关处于断开状态时所述锁存器的输出信号与开关处于导通状态时的输出信号保持一致。从而能够在掉电的情况下，依然保持电路在掉电前的工作状态，实现非易失性的锁存功能。并且，本发明实施例提供的锁存器在实现非易失性的同时，由于其采用了较少的元器件，使得电路结构简单，电路面积减小，与现有CMOS工艺兼容的同时能够提高现有逻辑电路的集成度。附图说明为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍。图1本阻变式存储器的伏安特性曲线示意图；图2为本发明实施例提供的一种锁存器的电路结构示意图；图3为图2所示的锁存器的时序图；图4为本发明实施例提供的另一种锁存器的电路结构示意图；图5为本发明实施例提供的又一种锁存器的电路结构示意图；图6为本发明实施例提供的一种D触发器的电路结构示意图；图7为图6所示的D触发器的时序图；图8为本发明实施例提供的另一种D触发器的电路结构示意图；图9为本发明实施例提供的又一种D触发器的电路结构示意图。具体实施方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。在介绍本发明实施例的技术方案之前，首先介绍一下阻变式存储器。阻变式存储器(Resistiverandom-accessmemory，简称RRAM)是一种根据施加在阻变式存储器上的电压的不同，使阻变式存储器的材料的电阻在高阻态和低阻态间发生相应变化，从而开启或阻断电流流动通道，并利用这种性质储存各种信息的内存。图1为阻变式存储器的伏安特性曲线示意图，从图1可以看出，当施加在阻变式存储器两端的正向电压不小于第一阻变阈值V1时，阻变式存储器从高阻态变为低阻态，当施加在阻变式存储器两端的负向电压不大于第二阻变阈值V2时，阻变式存储器从低阻态变为高阻态。其中，第一阻变阈值V1的值大于0V且不大于控制电源提供的电压Vm，第二阻变阈值V2的值不小于-Vm且小于0V，-Vm与Vm的电压绝对值相等，但是电压的极性相反。基于上述阻变式存储器的特性，本发明实施例中通过控制阻变式存储器两端的电压，达到控制阻变式存储器阻态的目的，通过阻变式存储器阻态的变化来存储逻辑“0”和“1”。例如当阻变式存储器为低阻态时，锁存器存储逻辑1，当阻变式存储器为高阻态时，锁存器存储逻辑0。当然，也可以在阻变式存储器为低阻态时，锁存器存储逻辑0，当阻变式存储器为高阻态时，锁存器存储逻辑1。图2为本发明实施例提供的一种锁存器的电路结构示意图，如图2所示，本实施例的锁存器包括：开关11、阻变式存储器12、分压电路13和电压转换器14。其中，开关11的第一端用于输入控制信号，开关11的第二端为锁存器的输入端，用于输入输入信号(VIN)，开关11的第三端分别与阻变式存储器12的正极、分压电路13的第一端和电压转换器14的输入端连接。阻变式存储器12的负极连接控制电源15，分压电路13的第二端接地，电压转换器14的输出端为锁存器的输出端。当开关11处于导通状态时，电压转换器14用于根据锁存器的输入信号输出该锁存器的输出信号，其中，该锁存器的输出信号与该锁存器的输入信号保持一致；当开关11由导通状态变为断开状态时，阻变式存储器12用于与分压电路13配合以使开关11处于断开状态时所述锁存器的输出信号与开关11处于导通状态时所述锁存器的输出信号保持一致。本实施例中，开关11主要通过电压的大小来控制开关的导通和断开，可以采用现有的任意一种开关。例如，开关11可以为场效应晶体管等压控开关。本实施例并不对开关11的实现形式进行限制。在本发明实施例中，当开关11为场效应晶体管时，场效应晶体管的栅极可以用于输入控制信号，场效应晶体管的漏极可以为锁存器的输入信号的输入端。场效应晶体管的源极分别与阻变式存储器M的正极、分压电路的第一端和电压转换器的输入端连接。场效应晶体管具体可以采用P型场效应晶体管或N型场效应晶体管。在一种情形下，当开关11处于导通状态时，阻变式存储器12具体用于根据控制电源15的电压和输入信号的电压的差值呈现阻态。在开关11处于导通状态的情形下，电压转换器14的输入端电压即为锁存器的输入信号，电压转换器14可以根据输入信号输出该锁存器的输出信号，使锁存器的输出信号与输入信号保持一致。在另一种情形下，当开关11由导通状态变为断开状态时，阻变式存储器12还用于保持所述阻变式存储器12在开关处于导通状态时的阻态，使分压电路13的电压满足预设条件，以使锁存器的输出信号与开关11处于导通状态时的输出信号保持一致。具体的，在本发明实施例中，当开关11由导通状态变为断开状态时，阻变式存储器12保持该阻态。在阻变式存储器保持该阻态时，分压电路13的电压为(R/(Rm+R))*Vm。其中，R为分压电路13的阻值，Rm为阻变式存储器12在该第一组态的阻值，Vm为控制电源15的电压，该第一组态可以为高阻态或低阻态。如果分压电路13的电压不小于电压转换阈值，电压转换器14可以将分压电路13的电压转换为高电平。如果分压电路13的电压小于电压转换阈值，电压转换器14可以将分压电路13的电压转换为低电平。在本发明实施例中，电压转换阈值需要满足以下条件：(R/(R+Rmh))Vm≤Vth≤(R/(R+Rml))Vm，其中，Vth为该电压转换阈值，Rml为阻变式存储器12在低阻态的阻值，Rmh为阻变式存储器12在高阻态的阻值。在本发明实施例中，分压电路13的第一端与开关11的第三端连接，分压电路13的第二端接地。分压电路13可以为分压电阻，例如，分压电路13可以为一个分压电阻，也可以由多个串联的分压电阻构成。本实施例不对分压电路13的具体实现形式进行限制。在本实施例中，也不对电压转换器14的具体实现形式进行限制，电压转换器14用于当输入电压满足预设条件时，将该输入电压转换为标准的高电平或低电平。例如，若电压转换器14的高电平为5V，低电平为0V，则电压转换器14可以将输入电压转换为高电平5V或低电平0V。需要说明的是，在本发明实施例中，控制电源15提供的电压Vm需满足以下条件：施加在阻变式存储器12两端电压为-Vm时，使阻变式存储器12呈现高阻态，当施加在阻变式存储器12两端的电压为VDD-Vm时，使阻变式存储器12呈现低阻态。其中，VDD为锁存器的输入信号的电压，锁存器的输入信号可以由电路电源提供。当然，Vm也可以由该电路电源提供，当Vm由该电路电源提供时，该电路电源将VDD转换为Vm之后提供给阻变式存储器12。控制电源15的电压Vm还需满足以下条件：当控制信号由高电平变为低电平，即开关11由导通状态变为断开状态时，电压Vm不会使阻变式存储器12的阻态发生变化。也就是说，开关11由导通状态变为断开状态时，输入电压Vm不会使阻变式存储器12由高阻态变为低阻态，也不会使阻变式存储器12由低阻态变为高阻态。根据这种方式，阻变式存储器12能够保持开关11导通时阻变式存储器12呈现的阻态。具体来说，若开关11处于导通状态时，阻变式存储器12呈现的阻态为低阻态，则当开关11由导通状态变为断开状态，阻变式存储器12两端的分压为Vlow＝(Rml/(R+Rml))Vm，Rml为阻变式存储器12低阻态时的阻值，R为分压电路13的阻值，Vm为控制电源15的电压。Vlow的值应该满足以下条件：Vlow的值不会使得阻变式存储器12由低阻态变为高阻态。若当开关11处于导通状态时，阻变式存储器12呈现的阻态为高阻态，则当开关11由导通状态变为断开状态时，阻变式存储器12上的分压为Vhigh＝(Rmh/(R+Rmh))Vm，Rmh为阻变式存储器12高阻态时的阻值，R为分压电路13的阻值，Vm为控制电源15的电压。Vhigh需要满足以下条件：Vhigh的值不会使得阻变式存储器12在锁存过程中由高阻态变为低阻态。图3为图2所示的锁存器的时序图，下面参照图2和图3具体解释本实施例提供的锁存器的工作原理。本实施例以锁存器下降沿有效为例进行说明，当控制信号为高电平，该控制信号可以为时钟信号CLK，即CLK＝1时，开关11导通，如果锁存器的输入信号为高电平，即VIN＝1，该输入信号的电压例如用VDD表示，则施加在阻变式存储器12的正极的电压为VDD，此时若通过控制电源15在阻变式存储器12的负极施加0.5VDD的电压，那么施加在阻变式存储器12两端的正向偏置为0.5VDD。例如，当CLK＝1，VIN＝1时，假设VDD＝5V，阻变式存储器12的第一阈值V1＝1.5V，则阻变式存储器12的两端的电压为2.5V，施加在阻变式存储器12两端的电压不小于第一阻变阈值V1，阻变式存储器12被置为低阻态。此时，分压电路13的电压等于输入信号VIN的电压，分压电路13的电压为高电平。若电压转换器14的电压转换阈值例如为2V，那么电压转换器14的输入电压大于电压转换阈值，电压转换器14可以将输入电压转换为高电平，即锁存器输入高电平时，锁存器存储逻辑1。当控制信号由高电平变为低电平，即CLK＝0，VIN＝1时，分压电路13的电压为(R/(Rm+R))*Vm，此时阻变式存储器12保持低阻态，Rm很小，分压电路13的电压近似为Vm，分压电路13的电压不小于电压转换阈值，电压转换器14将分压电路13的电压转换为高电平，锁存器的输出信号与开关11处于导通状态时的输出保持一致。因此，当开关11由导通状态变为断开状态时，锁存器能够保持开关11处于导通状态时的输出信号。当CLK＝1，VIN＝0,VDD＝5V，V2＝-1.5V时，即锁存器的输入信号为低电平，施加在阻变式存储器12两端的偏置为-0.5VDD，阻变式存储器12两端的偏置不大于第二阻变阈值V2，阻变式存储器12被置为高阻态。此时，分压电路13的电压等于输入信号VIN的电压(0V)，根据这种方式，电压转换器14的输入电压也为0V，则电压转换器14的输入电压小于电压转换阈值，电压转换器14将输入电压转换为低电平，即VIN＝0时，锁存器输出低电平。通过上述描述可知，当锁存器输入低电平时，锁存器存储逻辑0。当控制信号由高电平变为低电平，即CLK＝0，VIN＝0时，由于阻变式存储器12依然保持高阻态，分压电路13的电压为(R/(Rm+R))*Vm，Rm很大，分压电路13的电压近似为0,则电压转换器14的输入电压小于电压转换阈值，电压转换器14将输出低电平，从而使得锁存器的输出信号与开关11处于导通状态时的输出保持一致。根据这种方式，当开关11由导通状态变为断开状态时，锁存器能够保持开关11处于导通状态时的输出信号。通过上述的描述可知，当CLK＝0时，锁存器可以保持开关11处于导通状态时的输出值，即锁存器表现为保持状态。如图3所示，在第一个下降沿时，CLK为高电平，VIN＝1，锁存器输出为高电平，在CLK变为低电平后，锁存器保持高电平时刻时输出值，即保持高电平。同理，在第二个下降沿时，VIN＝0，锁存器输出为低电平，在CLK变为低电平后，锁存器保持低电平。在第三个下降沿时VIN＝0，锁存器输出为低电平，在CLK变为低电平后，锁存器保持低电平。在第四个下降沿时VIN＝1，锁存器输出为高电平，在CLK变为低电平后，锁存器保持高电平。上述的锁存器的工作原理是以锁存器下降沿有效为例说明的，当然锁存器也可以上升沿有效，锁存器上升沿有效时的工作原理与下降沿有效时类似，这里不再赘述。另外，本实施例以锁存器的输入信号为VDD，控制电源的电压为0.5VDD为例进行说明，可以理解的是输入信号不一定为VDD，控制电源的电压也不一定为0.5VDD，只要输入信号和控制电源的电压满足阻变式存储器的阻态变化即可。本实施例的锁存器，由开关、阻变式存储器、分压电路和电压转换器构成。当开关导通时，电压转换器可以根据锁存器的输入信号输出锁存器的输出信号，该输出信号与该输入信号保持一致。当开关由导通状态变为断开状态时，阻变式存储器用于与分压电路配合以使开关处于断开状态时所述锁存器的输出信号与开关处于导通状态时所述锁存器的输出信号保持一致，从而实现了非易失性的锁存功能。本实施例提供的锁存器在实现非易失性的同时，由于其采用了较少的元器件，使得电路结构简单，电路面积减小，与现有CMOS工艺能够很好的兼容。图4为本发明实施例提供的另一种锁存器的电路结构示意图，本实施例和图2所示实施例的区别在于：本实施例中，开关11采用一个场效应晶体管实现，分压电路13采用电阻实现。如图4所示，本实施例提供的锁存器包括：场效应晶体管S、阻变式存储器M、分压电阻R和电压转换器。其中，场效应晶体管S的栅极用于输入控制信号，场效应晶体管S的漏极为锁存器的输入端，场效应晶体管S的源极分别与阻变式存储器M的正极、分压电阻R的第一端和电压转换器的输入端连接，阻变式存储器M的负极连接控制电源，分压电阻R的第二端接地，电压转换器的输出端为锁存器的输出端。本实施例提供的锁存器的工作原理可参照图2所示的实施例的描述，这里不再赘述。本实施例的锁存器由一个场效应晶体管、一个阻变式存储器、一个电阻和一个电压转换器组成，由于只使用了四个器件，相比于现有技术的锁存器，本实施例的锁存器结构更加简单、成本更低、电路面积更小，与现有CMOS工艺兼容的同时能够提高现有逻辑电路的集成度。图5为本发明实施例提供的又一种锁存器的电路结构示意图，本实施例和图4所示实施例的区别在于：本实施例中，电压转换器通过两个场效应晶体管实现。请参照图5，本实施例的锁存器包括：场效应晶体管S1、阻变式存储器M、分压电阻R、场效应晶体管S2和场效应晶体管S3。场效应晶体管S2和场效应晶体管S3共同构成电压转换器，场效应晶体管S2和场效应晶体管S3的极性相反，也就是说当场效应晶体管S2采用N型场效应晶体管，场效应晶体管S3采用P型场效应晶体管，当场效应晶体管S2采用P型场效应晶体管，场效应晶体管S3采用N型场效应晶体管。其中，场效应晶体管S1的栅极用于输入控制信号，场效应晶体管S1的漏极为锁存器的输入端，场效应晶体管S1的源极分别与阻变式存储器M的正极、分压电阻R的第一端、场效应晶体管S2的栅极和场效应晶体管S3的栅极连接。阻变式存储器M的负极连接控制电源，分压电阻R的第二端接地；场效应晶体管S2的栅极与场效应晶体管S1的源极连接，场效应晶体管S2的源极与外部电源连接，场效应晶体管S2的漏极为锁存器的输出端，场效应晶体管S3的栅极与场效应晶体管S1的源极连接，场效应晶体管S3的源极接地，场效应晶体管S3的漏极为锁存器的输出端。本实施例中，电压转换器的工作原理具体为：当CLK＝1，VIN＝1时，阻变式存储器M呈现低阻态，分压电路的电压等于输入信号VIN的电压，分压电路的电压使得场效应晶体管S2导通，场效应晶体管S3关断，锁存器输出高电平。当控制信号由高电平变为低电平，即CLK＝0，VIN＝1时，分压电路的电压为(R/(Rm+R))*Vm，此时阻变式存储器M保持低阻态，Rm很小，分压电路的电压近似为Vm,分压电路的电压使得场效应晶体管S2导通，场效应晶体管S3关断，锁存器仍输出高电平。当CLK＝1，VIN＝0时，阻变式存储器M呈现高阻态。分压电路的电压等于该锁存器的输入电压，即分压电路的电压为0V，，分压电路的电压使得场效应晶体管S2关断，场效应晶体管S3导通，锁存器输出低电平。当控制信号由高电平变为低电平，即CLK＝0，VIN＝0时，由于阻变式存储器M依然保持高阻态，Rm很大，分压电路的电压为(R/(Rm+R))*Vm近似为0，分压电路的电压使得场效应晶体管S2关断，场效应晶体管S3导通，锁存器仍然输出低电平。本实施例提供的锁存器的工作原理可参照图2所示的实施例的描述，这里不再赘述。本实施例的锁存器由三个场效应晶体管、一个阻变式存储器、一个电阻组成，由于只使用了五个器件，相比于现有技术的锁存器，本实施例的锁存器结构更加简单，成本也更低。图6为本发明实施例提供的一种D触发器的电路结构示意图，本实施例提供的D触发器由两个锁存器采用主从结构串联而成，锁存器采用图2所示的锁存器。如图6所示，本实施例提供的D触发器包括：第一锁存器和第二锁存器，第一锁存器包括：第一开关、阻变式存储器M1、第一分压电路和第一电压转换器，第二锁存器包括：第二开关、阻变式存储器M2、第二分压电路和第二电压转换器。在本发明实施例中，第一锁存器的输出端作为第二锁存器的输入端。第一锁存器的开关的第一端与第二锁存器的开关的第一端用于输入控制信号，其中，第一锁存器的开关与第二锁存器的开关在该控制信号的控制下不会均处于导通状态，也就是说当第一锁存器的开关导通时，第二锁存器的开关断开，当第一锁存器的开关断开时，第二锁存器的开关导通。第一锁存器的开关的第二端为D触发器的输入端，第二锁存器的电压转换器的输出端为D触发器的输出端，即第二电压转换器的输出端为D触发器的输出端。图7为图6所示的D触发器的时序图，下面参照图6和图7具体解释本实施例提供的D触发器的工作原理。本实施例以D触发器下降沿有效为例进行说明。为了描述方便，在本发明实施例中将第一锁存器的开关称为第一开关，将第二锁存器的开关称为第二开关。当控制信号为高电平，该控制信号可以为时钟信号，即CLK＝1时，第一开关导通，如果D触发器的输入信号为高电平，即VIN＝1，阻变式存储器M1被置为低阻态，第一电压转换器输出高电平。同时，第二开关断开，阻变式存储器M2被置为高阻态，第二电压转换器输出低电平，即D触发器的输出为低电平。当时钟信号由高电平变为低电平，即CLK＝0时，第一开关断开，阻变式存储器M1保持低阻态，第一电压转换器输出高电平。同时，第二开关导通，第二锁存器的输入信号为高电平，即VIN＝1，阻变式存储器M2被置为低阻态，第二电压转换器输出高电平。也就是说，当时钟信号由高电平变为低电平时，D触发器保持高电平时的输入信号。当控制信号为高电平，即CLK＝1时，第一开关导通，如果D触发器的输入信号为低电平，即VIN＝0，阻变式存储器M1被置为高阻态，第一电压转换器输出低电平。由于CLK＝1时第二开关断开，阻变式存储器M2被置为高阻态，第二电压转换器输出低电平，即D触发器的输出为低电平。当时钟信号由高电平变为低电平，即CLK＝0时，第一开关由导通状态变为断开状态，阻变式存储器M1保持高阻态，第一电压转换器输出低电平。由于CLK＝0时第二开关导通，第二锁存器的输入信号为低电平，即VIN＝0，阻变式存储器M2保持高阻态，第二电压转换器输出低电平。也就是说，当时钟信号由高电平变为低电平时，D触发器保持高电平时的输入信号。如图7所示，当第一个下降沿到来时，VIN＝1，D触发器的输出由低电平变为高电平，并保持该高电平；当第二个下降沿到来时，VIN＝1，因此，D触发器继续保持高电平，当第三个下降沿到来时，VIN＝0，D触发器由高电平变为低电平，并保持低电平，当第四个下降沿到来时，VIN＝0，D触发器继续保持低电平。本实施例的D触发器，采用两个由阻变式存储器构建的锁存器级联而成，利用阻变式存储器的阻态差异和来实现D触发器的锁存功能。与现有技术相比，本实施例的方案在实现非易失性的同时，由于其采用了较少的元器件，使得电路结构简单，电路面积减小，与现有CMOS工艺兼容的同时能够提高现有逻辑电路的集成度。图8为本发明实施例提供的另一种D触发器的电路结构示意图，本实施例和图6所示实施例的区别在于：本实施例中，第一锁存器和第二锁存器的开关采用一个场效应晶体管实现，分压电路采用电阻实现。如图8所示，本实施例提供的D触发器包括：第一锁存器和第二锁存器，其中，第一锁存器包括：场效应晶体管S1、阻变式存储器M1、分压电阻R1和第一电压转换器，第二锁存器包括：场效应晶体管S2、阻变式存储器M2、分压电阻R2和第二电压转换器。场效应晶体管S1的栅极用于输入控制信号，场效应晶体管S1的漏极为D触发器的输入端，第一电压转换器的输出端与场效应晶体管S2的漏极连接，场效应晶体管S2的栅极用于输入控制信号，第二电压转换器为D触发器的输出端。本实施例中，当场效应晶体管S1为P型场效应晶体管时，场效应晶体管S2为N型场效应晶体管；当场效应晶体管S1为N型场效应晶体管时，场效应晶体管S2为P型场效应晶体管。本实施例提供的D触发器的工作原理可参照图6所示的实施例的描述，这里不再赘述。本实施例的D触发器使用了较少的器件，相比于现有技术的D触发器，本实施例的D触发器结构更加简单，成本也更低。图9为本发明实施例提供的又一种D触发器的电路结构示意图，本实施例和图8所示实施例的区别在于：本实施例中，第一电压转换和第二电压转换器分别通过两个场效应晶体管实现。请参照图9，本实施例的D触发器包括：第一锁存器和第二锁存器，其中，第一锁存器包括：场效应晶体管S1、阻变式存储器M1、分压电阻R1、场效应晶体管S2和场效应晶体管S3，场效应晶体管S2和场效应晶体管S3组成了第一电压转换器，第二锁存器包括：场效应晶体管S4、阻变式存储器M2、分压电阻R2、场效应晶体管S4和场效应晶体管S5，场效应晶体管S4和场效应晶体管S5组成了第二电压转换器。其中，场效应晶体管S1、场效应晶体管S2、场效应晶体管S5可以采用N型场效应晶体管，场效应晶体管S3、场效应晶体管S4、场效应晶体管S6采用P型场效应晶体管。或者，场效应晶体管S1、场效应晶体管S2、场效应晶体管S5可以采用P型场效应晶体管，场效应晶体管S3、场效应晶体管S4、场效应晶体管S6采用N型场效应晶体管。本实施例提供的D触发器的工作原理可参照图6所示的实施例的描述，这里不再赘述。本实施例的D触发器在实现了非易失锁存功能的同时，使用了较少的器件，相比于现有技术的D触发器，本实施例的D触发器结构更加简单，成本也更低。需要说明的是，本申请所提供的实施例仅仅是示意性的。所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。在本发明实施例、权利要求以及附图中揭示的特征可以独立存在也可以组合存在。在本发明实施例中以硬件形式描述的特征可以通过软件来执行，反之亦然。在此不做限定。