执行低功率存储器操作的系统和方法与流程

本申请要求共同拥有的于2013年12月14日提交的美国非临时专利申请No.14/106,730的优先权，该非临时专利申请的内容通过援引全部明确纳入于此。

领域

本公开一般涉及执行低功率存储器操作的系统和方法。

相关技术描述

技术进步已产生越来越小且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)以及寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络来传达语音和数据分组。此外，许多此类无线电话包括被纳入于其中的其他类型的设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，此类无线电话可处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些无线电话可包括显著的计算能力。

电子设备(诸如无线电话)可以包括磁隧道结(MTJ)存储元件。在磁隧道结(MTJ)存储元件处，写操作可以比读操作使用更多的能量。例如，45纳米(nm)MTJ中的单比特写操作可以使用25微安培(uA)脉冲长达100纳秒(ns)。45nm MTJ中的单比特读操作可以使用小于10uA脉冲长达1ns。因此，与单比特读操作所使用的能量相比，单比特写操作可以使用超过250倍的能量。

一种节能办法包括初始地使用低写电压(例如，刚好超过写阈值电压)来执行写操作来将值写入到存储位置。可以执行读操作来从存储位置读取存储的值。若写入值与所存储的值不相匹配，则可使用升高写电压来执行另一写操作。使用此办法可以降低初始低电压写操作成功时执行存储器操作的能耗。然而，当初始低电压写操作不成功时与存储器操作相关联的循环等待时间发生，并且附加的升高写操作被执行。该循环等待时间可以导致指令流水线中的间隙(或泡沫)，从而引起性能低效。

概述

公开了执行低功率存储器操作的系统和方法。根据本公开，MTJ存储元件的存储器操作可包括从该MTJ存储元件读取存储的值，比较该存储的值和要写入到该MTJ存储元件的写入值，以及基于该比较选择性地将该写入值写入到该MTJ存储元件中。例如，写操作可仅在要改变所存储的值时执行。使用此办法可通过避免花费能量来执行不会改变所存储的值的写操作来降低能耗。进一步，因为至多执行一个写操作，所以所描述的办法可避免引入指令执行流水线中的间隙。

在一特定实施例中，一种方法包括通过在单个存储器时钟循环期间执行以下操作在磁隧道结(MTJ)存储元件处执行存储器操作：读取存储在MTJ存储元件处的第一值，比较该第一值和要存储在MTJ存储元件处的第二值，以及基于该比较将该第二值选择性地写入到该MTJ存储元件。

在另一特定实施例中，一种装置包括耦合到磁隧道结(MTJ)存储元件的电路系统。该电路系统配置成，在单个存储器时钟循环期间接收存储在该MTJ存储元件处的第一值，接收要写入到该MTJ存储元件的第二值，比较该第一值和该第二值，以及基于该比较选择性地实现该第二值到该MTJ存储元件的写操作。

在另一特定实施例中，一种装置包括磁隧道结(MTJ)存储元件阵列，该MTJ存储元件阵列包括第一MTJ存储元件、复用器(MUX)、耦合到该MTJ存储元件阵列以及MUX的电路系统、以及写脉冲发生器。该电路系统被配置成：接收存储在该第一MTJ存储元件处的第一值；从该MUX接收第二值，该第二值要写入到该第一MTJ存储元件；比较该第一值和该第二值；以及基于该比较选择性地向写脉冲发生器传送写使能信号。

所公开的实施例中的至少一者提供的一个特定益处在于执行存储器操作的能耗可以被降低。本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括下述章节：附图简述、详细描述以及权利要求书。

附图简述

图1是解说能操作用以执行低功率存储器操作的系统的特定实施例的示图；

图2是解说对应于低功率存储器操作的信号迹线的时序图；

图3是解说执行低功率存储器操作的方法的特定实施例的流程图；

图4是包括能操作用以执行低功率存储器操作的组件的设备的框图；以及

图5是制造包括图1的系统的电子设备的制造过程的特定解说性实施例的数据流图。

详细描述

参见图1，公开了执行低功率存储器写操作的系统的特定解说性实施例，并且其一般被标示为100。系统100包括MTJ存储元件阵列108。例如，系统100可包括磁阻随机存取存储器(MRAM)器件。MRAM器件可包括MTJ存储元件阵列108。每个MTJ存储元件(例如，解说性MTJ存储元件130)可被配置成存储逻辑状态(例如，逻辑0或逻辑1)。例如，电流可以被用来将MTJ存储元件130的自由磁性层的磁矩的取向相对于MTJ存储元件130的固定磁性层对齐。当自由磁性层与固定磁性层具有相同取向时，MTJ存储元件130可以处于平行状态并且可具有第一电阻值。第一电阻值可以表示特定逻辑状态(例如，逻辑0)。当自由磁性层具有不同于固定磁性层的取向时，MTJ存储元件130可以处于反平行状态并且具有第二电阻值。第二电阻值可以表示另一特定逻辑状态(例如，逻辑1)。当MTJ存储元件130被读取时，第一电阻值可对应于指示特定逻辑状态的第一电流值(或第一电压值)，并且第二电阻值可以对应于指示另一逻辑状态的第二电流值(或第二电压值)。

MTJ存储元件阵列108可包括多列MTJ存储元件和多行MTJ存储元件。例如，MTJ存储元件130可被包括在第一列MTJ存储元件和第一行MTJ存储元件中。MTJ存储元件阵列108中的每一列可对应于一特定位线(例如，可以使用该特定位线访问)。例如，第一列的每个MTJ存储元件(包括MTJ存储元件130)可以耦合到位线112。MTJ存储元件阵列108中的每一行可对应于特定字线。例如，第一行的每个MTJ存储元件(包括MTJ存储元件130)可以耦合到字线110。如所示出的，存储元件阵列108的每个MTJ存储元件(例如，MTJ存储元件130)还可耦合到源线114。

每条位线(例如，位线112)可以耦合到电路系统(例如，读出放大器(AMP)和比较器102)。在一特定实施例中，读出放大器和比较器102还可耦合到复用器(MUX)104。MUX 104可具有第一输入和第二输入。MUX 104可以被配置成基于控制信号(未示出)向读出AMP和比较器102选择性地提供第一输入或第二输入。例如，MUX 104可在控制信号指示写操作时向读出AMP和比较器102提供第一输入，以及在控制信号指示读操作时向读出AMP和比较器102提供第二输入。为了进行解说，MUX104可在控制信号指示读操作时向读出AMP和比较器102提供基准值(REF)132。REF 132可对应于表示被认为是特定逻辑值(例如，逻辑1)的最低电阻值的基准电压(或基准电流)。读出AMP和比较器102可耦合到写脉冲发生器106写脉冲发生器106可以耦合到源线114。

在操作期间，第一值120初始可被存储在MTJ存储元件130处。例如，MTJ存储元件130可具有对应于特定逻辑值(例如，逻辑0或逻辑1)的特定电阻。耦合到系统100的存储器控制器可接收写请求(例如，从处理器接收)。写请求可包括要在指定存储器位置(例如，MTJ存储元件130)写入的第二值122。响应于写请求，存储器控制器可以通过选择位线112和字线110来在MTJ存储元件130处发起读操作，从而使得第一电流在位线112和源线114之间流动。第一电流可以通过MTJ存储元件130。第一电流可以具有第一电流幅度(例如，小于10微安(uA))以及可以被施加长达第一时间段(例如，1纳秒(ns))。MTJ存储元件130的逻辑状态(例如，第一值120)可以基于MTJ存储元件130的特定电阻确定。读出放大器和比较器102可以从位线112接收第一值120。例如，读出AMP和比较器102可以接收通过MTJ存储元件130的第一电流。在一特定实施例中，第一电流可以被转换成第一电压。在该实施例中，读出AMP和比较器102可接收第一电压。

存储器控制器还可以向读出AMP和比较器102提供第二值122。例如，存储器控制器可向MUX 104的第一输入提供第二值122，以及向MUX 104提供指示写操作的控制信号。响应于确定控制信号指示写操作，MUX 104可以向读出AMP和比较器102传送第二值122。例如，MUX 104可以向读出AMP和比较器102传送对应于第二值122的第二电流(或第二电压)。

读出AMP和比较器102可以比较第一值120和第二值122。读出AMP和比较器102可以基于该比较选择性地实现第二值122向MTJ存储元件130的写入。例如，读出AMP和比较器102可以响应于确定第一值120(例如，对应于逻辑0)和第二值122(例如，对应于逻辑1)不匹配来生成写使能信号126。在该情形中，读出AMP和比较器102可以向写脉冲发生器106传送写使能信号126。响应于接收到写使能信号126，写脉冲发生器106向源线114传送写脉冲124。响应于写脉冲124，第二值122被写入到MTJ存储元件130中。例如，源线114和位线112可以通过倒转MTJ存储元件130的自由磁性层的磁矩取向被设置，从而使得第二电流翻转(“倒转”)存储在MTJ存储元件130处的逻辑值。在一特定实施例中，将源线114接地，将位线112连接到电源，以及在位线112和源线114之间生成第二电流可以在字线110被激活时在MTJ存储元件130中存储逻辑0。在该实施例中，将位线112接地，将源线114连接到电源，以及在位线112和源线114之间生成第二电流可以在字线110被激活时在MTJ存储元件130中存储逻辑1。第二电流可以具有第二电流幅度(例如，25uA)以及可以被施加长达第二时间段(例如，100ns)。

读出AMP和比较器102可以响应于确定第一值120和第二值122匹配而抑制使得第二值122写入到MTJ存储元件130中。例如，读出AMP和比较器102可以响应于确定第一值120和第二值122二者对应于逻辑0或逻辑1而抑制生成写使能信号126。读出AMP和比较器102可由此在写操作不改变存储在MTJ存储元件中的值的情况下避免生成写电流。

在一特定实施例中，由存储器控制器发起的存储器操作可以在单个存储器时钟循环内执行。例如，读出AMP和比较器102可接收第一值120，比较第一值120和第二值122，以及在单个存储器时钟循环内选择性地将第二值122写入到MTJ存储元件130中。

在一特定实施例中，读出AMP和比较器102可包括单独的读出AMP和比较器。在该实施例中，读出AMP可从位线112接收第一值120，并且可接收REF 132。读出AMP可以放大第一值120并且向比较器提供经放大的第一值120。比较器还可接收第二值122。例如，存储器控制器可以向该比较器提供第二值122。比较器可以比较第一值120和第二值122，以及基于该比较选择性地生成写使能信号。例如，比较器可对第一值120和第二值122执行异或(XOR)运算，其中XOR运算的结果对应于写使能信号126。

在一特定实施例中，第一多个值(例如“01010100”)可存储在MTJ存储元件阵列108的特定存储器位置(例如，特定码字)处。来自处理器的写请求可以指示第二多个值(例如，“10010100”)要写入到特定码字。MTJ存储元件130可对应于特定码字的特定比特(例如，第二比特)。响应于写请求，存储器控制器可以在特定码字处发起存储器操作。例如，存储器控制器可以选择对应于与特定码字相关联的多个MTJ存储元件的字线110和多个位线(包括位线112)。读出AMP和比较器102可以读取存储在特定码字处的第一多个值(例如，“01010100”)。例如，读出AMP和比较器102可从多个位线接收第一多个值，包括第一值120。

读出AMP和比较器102可以比较第一多个值和第二多个值，并且可以基于该比较选择性地将第二多个值中的一个或多个写入到对应MTJ存储元件中。例如，读出AMP和比较器102可确定存储在MTJ存储元件的对应于第一比特(例如，0)和第二比特(例如，1)的逻辑值与要存储在第一比特(例如，1)和第二比特(例如，0)的逻辑值不相匹配。响应于该确定，读出AMP和比较器102可实现向第一比特和第二比特的写入并且可以禁止向其余比特的写入。例如，读出AMP和比较器102可以向对应于第一比特和第二比特的写脉冲发生器(例如，写脉冲发生器106)传送写使能信号126，以及可以抑制向对应于其余比特的写脉冲发生器传送写使能信号126。在一特定实施例中，读出AMP和比较器102可接收第一多个值、接收第二多个值，比较第一多个值和第二多个值，以及在单个存储器时钟循环内选择性地实现该第二多个值中的一个或多个值的写操作。

写入到MTJ存储元件可以比从MTJ存储元件读取更为能源密集。当存储在MTJ存储元件处的值与要写入到MTJ存储元件的值相匹配时抑制向MTJ存储元件的写入降低了与向存储器的写操作相关联的能耗。进一步地，在单个存储器时钟循环内执行存储器操作可以防止由于花费比单个存储器时钟循环更长时间的存储器操作所导致的指令流水线中的间隙。

参见图2，公开了解说对应于低功率存储器操作的信号迹线的时序图，该时序图一般被标示为200。在一特定实施例中，该时序图可对应于图1的系统100处的存储器操作。

时序图200包括时钟信号(CLK)202。CLK 202的一个循环对应于存储器时钟循环(例如，第一存储器时钟循环204或第二存储器时钟循环224)。时序图200还包括读信号206和写信号208。

如参照图1所进一步描述的，在操作期间，存储器控制器可发起MTJ存储元件(例如，MTJ存储元件130)的读操作。例如，存储器控制器可断言读信号206以使得第一电流在位线112和源线114之间流动。在一特定实施例中，存储器控制器可响应于来自处理器的写请求来生成读信号206。

例如，在第一存储器时钟循环204期间，读信号206可以被断言达第一读历时216。如图2中所解说的，第一读历时216可对应于小于存储器时钟循环204的前一半。读出AMP和比较器102可以在第一读历时216结束处或附近接收第一值120。如参照图1所进一步描述的，读出AMP和比较器102可比较第一值120和第二值122，并且可以选择性地生成写使能信号126。例如，读出AMP和比较器102可响应于确定第一值120和第二值122不匹配而激活写使能信号126。响应于写使能信号126，写脉冲发生器106可生成写脉冲124以使得第二电流在位线112和源线114之间流动。在一特定实施例中，写信号208可对应于写脉冲124。写信号208可以被激活达写历时218。如图2中所解说的，写历时218可以比第一读历时216长，但是第一读历时216和写历时218二者可以在单个第一存储器时钟循环204期间发生。

作为另一示例，在第二存储器时钟循环224期间，存储器控制器可以响应于来自处理器的针对MTJ存储元件(例如，MTJ存储元件130)的另一写请求来重新断言读信号206。读信号206可以在第一存储器时钟循环204之后的下一存储器时钟循环(例如，第二存储器时钟循环224)期间被断言，因为之前的写请求在单个第一存储器时钟循环204内被处理并且未在指令执行流水线中引入间隙。读信号206可以被断言达第二读历时220。读出AMP和比较器102可确定由MTJ存储元件130存储的值与要写入到MTJ存储元件130的另一值匹配。响应于该确定，读出AMP和比较器102可以不在第二存储器时钟循环224期间激活写信号208。

在单个存储器时钟循环内执行存储器操作可以防止由于花费比单个存储器时钟循环更长时间的存储器操作而导致的指令流水线中的间隙。

图3是解说执行低功率存储器操作的方法300的特定实施例的流程图。在解说性实施例中，方法300可在图1的系统100处被执行。

在302，方法300包括读取存储在磁隧道结(MTJ)存储元件处的第一值。例如，如参照图1所进一步解说的，图1的读出AMP和比较器102可以读取存储在MTJ存储元件130处的第一值。

在304，方法300还包括比较第一值和要存储在MTJ存储元件处的第二值。例如，如参照图1所进一步描述的，读出AMP和比较器102可比较第一值120和第二值122。

在306，方法300进一步包括基于该比较选择性地将第二值写入到MTJ存储元件。在单个存储器时钟循环期间，第一值被读取，第一值和第二值被比较，并且第二值被选择性地写入。例如，如参照图1所进一步描述的，读出AMP和比较器102可以基于该比较选择性地将第二值122写入到MTJ存储元件130。为了进行解说，读出AMP和比较器102可响应于确定第一值120与第二值122不相匹配而生成写使能信号126以将第二值122写入到MTJ存储元件130。读出AMP和比较器102可响应于确定第一值120和第二值122匹配而抑制生成写使能信号126。如参照图1-2所进一步描述的，读出AMP和比较器102可在单个存储器时钟循环之内读取第一值120，比较第一值120和第二值122，以及选择性地写入第二值122。

方法300可在当存储在MTJ存储元件处的值与要写入到MTJ存储元件的值匹配时抑制向MTJ存储元件的写入，以及可以藉此降低与向存储器的写操作相关联的能耗。进一步地，在单个存储器时钟循环期间执行存储器操作可以防止引入指令流水线中的间隙。

图3的方法300可由处理单元(诸如中央处理单元(CPU))、现场可编程门阵列(FPGA)设备、专用集成电路(ASIC)、控制器、另一硬件设备、固件设备、或其任何组合来发起。

参照图4，公开了一种设备的框图，并且该框图一般地标示为400。设备400(例如，无线设备)包括耦合到存储器432的处理器410，诸如数字信号处理器(DSP)或中央处理单元(CPU)。存储器432可以包括图1的MTJ存储元件阵列108。设备400还包括耦合至处理器410和显示器428的显示控制器426。编码器/解码器(CODEC)434也可耦合至处理器410。扬声器436和话筒438可被耦合至CODEC 434。

图4进一步指示无线控制器440可被耦合至处理器410和天线442。设备400可包括MUX 104、写脉冲发生器106、图1的读出AMP和比较器102、或者其组合。设备400可包括存储器控制器480。存储器控制器480可以是包括可执行指令456的有形非瞬态处理器可读存储介质。指令456可由处理器(诸如存储器控制器480内的处理器)执行以执行或发起执行各操作、功能和/或方法中的一者或多者。在一特定实施例中，存储器控制器480可对应于参照图1描述的存储器控制器。

在一特定实施例中，处理器410、显示控制器426、存储器432、CODEC434、存储器控制器480、MUX 104、写脉冲发生器106、读出AMP和比较器102以及无线控制器440被包括在系统级封装或片上系统设备422中。在一特定实施例中，输入设备430和电源444被耦合至片上系统设备422。此外，在一特定实施例中，如图4中所解说的，显示器428、输入设备430、扬声器436、话筒438、天线442和电源444在片上系统设备422外部。然而，显示器428、输入设备430、扬声器436、话筒438、天线442和电源444中的每一者可被耦合到片上系统设备422的组件，诸如接口或控制器。

结合所描述的实施例，一种装备包括用于储存多个数据元素(包括第一数据元素)的第一装置。例如，该用于存储的第一装置可包括图1或图4的MTJ存储元件阵列108、配置成储存多个数据元素的一个或多个其他设备或电路，或其任何组合。

该装备还包括用于接收存储在第一数据元素处的第一值的第一装置。例如，该用于接收的第一装置包括图1或图4的读出AMP和比较器102，配置成接收第一值的一个或多个其他设备或电路，或其任何组合。

该设备进一步包括用于从复用器(MUX)接收第二值的第二装置，该第二值要被写入到第一数据元素。例如，该用于接收的第二装置可包括图1或图4的读出AMP和比较器102，配置成接收第二值的一个或多个其他设备或电路，或其任何组合。

该装备还包括用于比较第一值和第二值的装置。例如，该用于比较的装置包括图1或图4的读出AMP和比较器102，配置成比较的一个或多个其他设备或电路，或其任何组合。

该装备进一步包括用于基于来自用于比较的装置的结果选择性地将写使能信号传送给用于生成写脉冲的装置的装置。该写脉冲实现了第二值向第一数据元素的写入。例如，该用于选择性地传送的装置包括图1或图4的读出AMP和比较器102，配置成选择性地传送写使能信号的一个或多个其他设备或电路，或其任何组合。例如，该用于选择性地传送的装置可响应于来自该用于比较的装置的指示第一值匹配第二值的结果而抑制传送写使能信号。作为另一示例，该用于选择性地传送的装置可响应于来自该用于比较的装置的指示第一值不匹配第二值的结果而传送写使能信号。

上文公开的设备和功能性可被设计和配置在存储在计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给制造处理人员以基于此类文件来制造设备。结果产生的产品包括晶片，其随后被切割成管芯并被封装成芯片。芯片接着在各个设备中采用，包括但不限于，移动电话、通信设备、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、个人数字助理(PDA)、固定位置数据单元、或计算机。图5描绘了电子设备制造过程500的特定解说性实施例。

物理器件信息502在制造过程500处(诸如在研究计算机506处)被接收。物理设备信息502可包括表示半导体器件(诸如，系统100(及其组件，诸如，MUX 104、写脉冲发生器106、读出AMP和比较器102、图1的MTJ存储元件阵列108或其任何组合))的至少一个物理属性的设计信息。例如，物理器件信息502可包括经由耦合至研究计算机506的用户接口504输入的物理参数、材料特性、以及结构信息。研究计算机506包括耦合至计算机可读介质(诸如存储器510)的处理器508，诸如一个或多个处理核。存储器510可存储计算机可读指令，其可被执行以使处理器508将物理器件信息502转换成遵循某一文件格式并生成库文件512。

在一特定实施例中，库文件512包括至少一个包括经转换的设计信息的数据文件。例如，库文件512可包括半导体器件库，该半导体器件库包括包含系统100(或其任何组件，诸如，MUX 104、写脉冲发生器106、读出AMP和比较器102、图1的MTJ存储元件阵列108或其组合)的设备，该半导体器件库被提供以与电子设计自动化(EDA)工具520协同使用。

库文件512可在设计计算机514处与EDA工具520协同使用，设计计算机514包括耦合至存储器518的处理器516，诸如一个或多个处理核。EDA工具520可以作为处理器可执行指令存储在存储器518处以使得设计计算机514的用户设计库文件512的包括系统100(或其任何组件，诸如，MUX 104、写脉冲发生器106、读出AMP和比较器102、图1的MTJ存储元件阵列108或其组合)的电路。例如，设计计算机514的用户可经由耦合至设计计算机514的用户接口524来输入电路设计信息522。电路设计信息522可包括表示半导体器件(诸如，系统100(及其组件，诸如，MUX 104、写脉冲发生器106、读出AMP和比较器102、图1的MTJ存储元件阵列108或其组合))的至少一个物理属性的设计信息。为了解说，电路设计性质可包括特定电路的标识以及与电路设计中其他元件的关系、定位信息、特征尺寸信息、互连信息、或表示半导体器件的物理性质的其他信息。

设计计算机514可被配置成转换设计信息(包括电路设计信息522)以遵循某一文件格式。为了解说，该文件格式化可包括以分层格式表示关于电路布局的平面几何形状、文本标记、及其他信息的数据库二进制文件格式，诸如图形数据系统(GDSII)文件格式。设计计算机514可被配置成除了其他电路或信息之外生成包括经转换的设计信息的数据文件(诸如GDSII文件526)，该数据文件包括描述系统100(或其任何组件，诸如，MUX 104、写脉冲发生器106、读出AMP和比较器102、图1的MTJ存储元件阵列108或其组合)。为了进行解说，数据文件可包括对应于包括系统100(或其任何组件，诸如，MUX 104、写脉冲发生器106、读出AMP和比较器102、图1的MTJ存储元件阵列108或其组合)的片上系统(SOC)的信息，并且该片上系统还包括SOC内的附加电子电路和组件。

GDSII文件526可以在制造过程528处被接收以根据GDSII文件526中经转换的信息来制造系统100(或其任何组件，诸如，MUX 104、写脉冲发生器106、读出AMP和比较器102、图1的MTJ存储元件阵列108或其任何组合)。例如，设备制造过程可包括将GDSII文件526提供给掩模制造商530以创建一个或多个掩模，诸如用于与光刻处理联用的掩模，其被解说为代表性掩模532。掩模532可在制造过程期间被用于生成一个或多个晶片534，晶片534可被测试并被分成管芯，诸如代表性管芯536。管芯536包括包含设备的电路，该设备包括系统100(或其任何组件，诸如，MUX 104、写脉冲发生器106、读出AMP和比较器102、图1的MTJ存储元件阵列108或其任何组合)。

管芯536可被提供给封装过程538，其中管芯536被纳入到代表性封装540中。例如，封装540可包括单个管芯536或多个管芯，诸如系统级封装(SiP)安排。封装540可被配置成遵循一个或多个标准或规范，诸如电子器件工程联合委员会(JEDEC)标准。

关于封装540的信息可诸如经由存储在计算机546处的组件库被分发给各产品设计者。计算机546可包括耦合至存储器550的处理器548，诸如一个或多个处理核。印刷电路板(PCB)工具可作为处理器可执行指令被存储在存储器550处以处理经由用户接口544从计算机546的用户接收的PCB设计信息542。PCB设计信息542可包括封装半导体器件在电路板上的物理定位信息，该封装半导体器件对应于包括系统100(或其任何组件，诸如，MUX 104、写脉冲发生器106、读出AMP和比较器102、图1的MTJ存储元件阵列108或其任何组合)的封装540。

计算机546可被配置成转换PCB设计信息542以生成数据文件(诸如GERBER文件552)，该数据文件具有包括经封装的半导体器件在电路板上的物理定位信息、以及电连接(诸如迹线和通孔)的布局的数据，其中经封装的半导体器件对应于封装540，包括系统100(或其任何组件，诸如，MUX 104、写脉冲发生器106、读出AMP和比较器102、图1的MTJ存储元件阵列108或其任何组合)。在其他实施例中，由经转换的PCB设计信息生成的数据文件可具有不同于GERBER格式的其他格式。

GERBER文件552可在板组装过程554处被接收并且被用于创建根据GERBER文件556内存储的设计信息来制造的PCB，诸如代表性PCB 552。例如，GERBER文件552可被上传到一个或多个机器以执行PCB生产过程的各个步骤。PCB 556可填充有电子组件(包括封装540)以形成代表性印刷电路组装件(PCA)558。

PCA 558可在产品制造过程560处被接收，并被集成到一个或多个电子设备中，诸如第一代表性电子设备562和第二代表性电子设备564。作为解说的非限定性示例，第一代表性电子设备562、第二代表性电子设备564、或者这两者可选自下组：移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置的数据单元、以及计算机，其中集成有系统100(或其任何组件，诸如，MUX 104、写脉冲发生器106、读出AMP和比较器102、图1的MTJ存储元件阵列108或其任何组合)。作为另一解说性而非限定性示例，电子设备562和564中的一者或多者可以是远程单元(诸如移动电话)、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用全球定位系统(GPS)的设备、导航设备、位置固定的数据单元(诸如仪表读数装备)、或者存储或检索数据或计算机指令的任何其他设备、或其任何组合。尽管图5解说了根据本公开的教导的远程单元，但本公开并不限于这些所解说的单元。本公开的实施例可合适地用在包括具有存储器和片上电路系统的有源集成电路系统的任何设备中。

如解说性过程500中所描述的，包括系统100(或其任何组合，诸如，MUX 104、写脉冲发生器106、读出AMP和比较器102、图1的MTJ存储元件阵列108或其任何组合)的设备可以被制造、处理并纳入到电子设备中。关于图1-4所公开的实施例的一个或多个方面可被包括在各个处理阶段，诸如被包括在库文件512、GDSII文件526、以及GERBER文件552内，以及被存储在研究计算机506的存储器510、设计计算机514的存储器518、计算机546的存储器550、在各个阶段(诸如在板组装过程554处)使用的一个或多个其他计算机或处理器(未示出)的存储器处，并且还被纳入到一个或多个其他物理实施例中，诸如掩模532、管芯536、封装540、PCA 558、其他产品(诸如原型电路或设备(未示出))、或其任何组合。尽管描绘了从物理器件设计到最终产品的各个代表性生产阶段，然而在其他实施例中可使用较少的阶段或可包括附加阶段。类似地，过程500可由单个实体或由执行过程500的各个阶段的一个或多个实体来执行。

技术人员将进一步领会，结合本文所公开的实施例来描述的各种解说性逻辑框、配置、模块、电路、和算法步骤可实现为电子硬件、由处理器执行的计算机软件、或这两者的组合。各种解说性组件、框、配置、模块、电路、和步骤已经在上文以其功能性的形式作了一般化描述。此类功能性是被实现为硬件还是处理器可执行指令取决于具体应用和加诸于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本发明的范围。

结合本文所公开的实施例描述的方法或算法的各个步骤可直接用硬件、由处理器执行的软件模块或这两者的组合来实现。软件模块可驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦式可编程只读存储器(EPROM)、电可擦式可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩盘只读存储器(CD-ROM)、或本领域中所知的任何其他形式的非瞬态存储介质中。示例性的存储介质耦合至处理器以使该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算设备或用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在计算设备或用户终端中。

提供前面对所公开的实施例的描述是为了使本领域技术人员皆能制作或使用所公开的实施例。对这些实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文中定义的原理可被应用于其他实施例而不会脱离本公开的范围。因此，本公开并非旨在被限定于本文中示出的实施例，而是应被授予与如由所附权利要求定义的原理和新颖性特征一致的最广的可能范围。