位线感测放大器和使用其的半导体存储装置的制作方法

本申请要求2015年7月17日提交给韩国知识产权局的申请号为10-2015-0101780的韩国申请的优先权，其通过引用全部合并于此。

技术领域

各种实施例涉及一种半导体装置，更具体地，涉及一种存储装置和位线感测放大器。

背景技术：

一般而言，通过在衬底上形成半导体器件(诸如MOS晶体管)来制造半导体装置。随着半导体装置变得集成和更小，难以控制限定MOS晶体管的特性的过程，因此MOS晶体管的性能根据过程偏斜(process skew)和PVT(工艺、电压、温度)变化而大幅波动。具体地，过程偏斜可能在相同环境下在同时制造在同一晶片上的MOS晶体管之中出现。

虽然半导体装置的研究和开发集中于降低功耗，但是半导体装置被期望于精确地处理更小幅度的信号。然而，过程偏斜或偏移降低了半导体装置的可靠性。例如，形成锁存电路的晶体管之中的失配可能导致锁存电路不能检测小信号。因此，各种研究集中于补偿MOS晶体管之中的失配。

技术实现要素：

各种实施例提供一种位线感测放大器和使用其的存储装置，该位线感测放大器能够执行用于补偿晶体管之中的失配的预充电操作以执行精确的感测和放大操作。

在本发明的实施例中，一种存储装置可以包括：位线感测放大器，耦接至第一位线和第二位线；第一预充电单元，适用于响应于位线均衡信号来将第一位线与第二位线耦接；感测放大器电源控制单元，适用于响应于电源控制信号来将多个电源提供至位线感测放大器；以及第二预充电单元，适用于基于预充电控制信号来单独地改变第一位线和第二位线的每个电压电平。

在本发明的实施例中，一种存储装置可以包括：位线感测放大器，耦接至第一位线和第二位线；第一预充电单元，适用于响应于位线均衡信号来将第一位线与第二位线耦接；感测放大器电源控制单元，适用于响应于电源控制信号来将多个电源提供至位线感 测放大器；第二预充电单元，适用于响应于位线均衡信号来将第一预充电电压提供至第一位线和第二位线；以及第三预充电单元，适用于通过响应于位线预充电控制信号而将第二预充电电压提供至第一位线和第二位线来单独地改变第一位线和第二位线的每个电压电平。

在本发明的实施例中，一种存储装置可以包括：位线感测放大器，位线感测放大器包括多个交叉耦接的晶体管、耦接至第一位线的第一输入节点以及耦接至第二位线的第二输入节点；第一预充电单元，适用于响应于位线均衡信号来将第一位线与第二位线耦接；感测放大器电源控制单元，适用于响应于电源控制信号来选择性地将多个电源提供至位线感测放大器；第二预充电单元，适用于响应于预充电电压选择信号和第一预充电控制信号来将第一预充电电压和第二预充电电压中的一个提供至位线感测放大器；以及第三预充电单元，适用于响应于第二预充电控制信号来将多个晶体管的栅极与第一输入节点和第二输入节点去耦接。

附图说明

结合附图来描述特征、方面和实施例，在附图中：

图1是图示根据本公开的实施例的存储装置的示意图，

图2是图示根据本公开的实施例的存储装置的电路图，

图3是图示图2中所示的感测放大器电源控制单元的电路图，

图4是图示图2中所示的预充电电压控制部的电路图，

图5是图示根据本公开的实施例的存储装置的操作的时序图，

图6是图示根据本公开的实施例的存储装置的电路图，

图7是图示根据本公开的实施例的存储装置的电路图，

图8是图示根据本公开的实施例的存储装置的操作的时序图，

图9是图示根据本公开的实施例的存储装置的电路图，以及

图10是图示根据本公开的实施例的存储装置的操作的时序图。

具体实施方式

在下文中，以下将通过实施例参照附图来描述根据本发明的半导体装置。

参照图1，根据本公开的实施例的存储装置1可以包括上存储单元阵列110和下存储单元阵列120以及位线感测放大器(BLSA)阵列130。

上存储单元阵列110和下存储单元阵列120可以分别包括多个位线BLT0、BLT1、BLT2、BLB0、BLB1和BLB2、多个字线WL0、WL1、WL2、WL10、WL11和WL12以及多个存储单元，所述多个存储单元设置在位线BLT0、BLT1、BLT2、BLB0、BLB1和BLB2与字线WL0、WL1、WL2、WL10、WL11和WL12之间的交叉点上。每个存储单元可以通过选择对应的位线和字线来储存和输出数据。

位线感测放大器阵列130可以设置在存储单元阵列110和120之间。位线感测放大器阵列130可以包括多个位线感测放大器。位线感测放大器可以耦接至上存储单元阵列110的位线BLT0、BLT1、BLT2以及下存储单元阵列120的位线BLB0、BLB1和BLB2。多个位线感测放大器可以根据储存在耦接至位线BLT0、BLT1、BLT2、BLB0、BLB1和BLB2的存储单元中的数据来放大位线BLT0、BLT1、BLT2、BLB0、BLB1和BLB2的电平。存储装置1可以具有开放的位线结构，在所述开放的位线结构中，位线感测放大器阵列130将上存储单元阵列110的位线BLT0、BLT1、BLT2与下存储单元阵列120的位线BLB0、BLB1和BLB2耦接。

位线感测放大器阵列130可以对位线BLT0、BLT1、BLT2、BLB0、BLB1和BLB2预充电，以及可以在字线WL0、WL1、WL2、WL10、WL11和WL12被激活时，根据储存在存储单元中的数据来检测通过电荷共享导致的位线BLT0、BLT1、BLT2、BLB0、BLB1和BLB2的电压电平变化。

图2是图示根据本公开的实施例的存储装置2的电路图。

参照图2，存储装置2可以包括第一位线BLT、第二位线BLB、位线感测放大器210、第一预充电单元220、感测放大器电源控制单元230和第二预充电单元240。

第一位线BLT可以是参照图1描述的设置在上存储单元阵列110上的位线BLT0、BLT1和BLT2中的一个。第二位线BLB可以是参照图1描述的设置在下存储单元阵列120上的位线BLB0、BLB1和BLB2中的一个。

位线感测放大器210可以耦接至第一位线BLT和第二位线BLB。位线感测放大器210可以分别通过第一耦接线BLTC和第二耦接线BLBC耦接至第一位线BLT和第二位线BLB。位线感测放大器210可以设置在参照图1描述的位线感测放大器阵列130中。

第一位线BLT可以与多个字线WLm和WLn交叉。存储单元MC可以耦接至第一位线BLT与多个字线WLm和WLn之间的交叉点。以类似方式，第二位线BLB可以与 多个字线WLI交叉。存储单元MC可以设置在第二位线BLB与多个字线WLI之间的交叉点处。

存储装置2还可以包括第一位线耦接单元251和第二位线耦接单元252。

第一位线耦接单元251可以接收第一位线隔离信号BIST，以及可以响应于第一位线隔离信号BIST来将第一耦接线BLTC与第一位线BLT耦接。例如，第一位线耦接单元251可以在第一位线隔离信号BIST被使能时将第一耦接线BLTC与第一位线BLT耦接，以及可以在第一位线隔离信号BIST被禁止时将第一耦接线BLTC与第一位线BLT去耦接。因此，第一位线耦接单元251可以在第一位线隔离信号BIST被使能时将第一位线BLT耦接至位线感测放大器210。

第二位线耦接单元252可以接收第二位线隔离信号BISB，以及可以响应于第二位线隔离信号BISB来将第二耦接线BLBC与第二位线BLB耦接。例如，第二位线耦接单元252可以在第二位线隔离信号BISB被使能时将第二耦接线BLBC与第二位线BLB耦接，以及可以在第二位线隔离信号BISB被禁止时将第二耦接线BLBC与第二位线BLB去耦接。因此，第二位线耦接单元252可以在第二位线隔离信号BISB被使能时将第二位线BLB耦接至位线感测放大器210。

位线感测放大器210可以包括第一输入节点A、第二输入节点B、第一电源节点RTO和第二电源节点SB。第一输入节点A可以通过第一耦接线BLTC耦接至第一位线BLT。第二输入节点B可以通过第二耦接线BLBC耦接至第二位线BLB。

位线感测放大器210可以通过第一电源节点RTO和第二电源节点SB来接收用于感测和放大操作的电源。位线感测放大器210可以通过第一电源节点RTO和第二电源节点SB来从感测放大器电源控制单元230接收多个电源。

位线感测放大器210可以包括形成交叉耦接结构的多个晶体管。位线感测放大器210可以包括交叉耦接的第一PMOS晶体管P1和第二PMOS晶体管P2以及第一NMOS晶体管N1和第二NMOS晶体管N2。第一PMOS晶体管P1和第二PMOS晶体管P2可以分别耦接在第一电源节点RTO与第一输入节点A和第二输入节点B之间。第一PMOS晶体管P1可以在其栅极处耦接至第二输入节点B。第二PMOS晶体管P2可以在其栅极处耦接至第一输入节点A。第一NMOS晶体管N1和第二NMOS晶体管N2可以分别耦接在第二电源节点SB与第一输入节点A和第二输入节点B之间。第一NMOS晶体管N1可以在其栅极处耦接至第二输入节点B。第二NMOS晶体管N2可以在其栅极处耦接至第一输入节点A。

第一预充电单元220可以接收位线均衡信号BLEQ。第一预充电单元220可以响应于位线均衡信号BLEQ来将第一耦接线BLTC与第二耦接线BLBC耦接，或者将第一位线BLT与第二位线BLB耦接。第一预充电单元220可以在位线均衡信号BLEQ被使能时将第一耦接线BLTC与第二耦接线BLBC彼此耦接，以及可以在位线均衡信号BLEQ被禁止时将第一耦接线BLTC与第二耦接线BLBC彼此去耦接。第一预充电单元220可以通过使第一耦接线BLTC的电压电平与第二耦接线BLBC的电压电平均衡来对第一耦接线BLTC和第二耦接线BLBC预充电。

感测放大器电源控制单元230可以响应于电源控制信号来选择性地将多个电源提供至位线感测放大器210。多个电源可以通过第一电源节点RTO和第二电源节点SB而从感测放大器电源控制单元230提供至位线感测放大器210。感测放大器电源控制单元230可以接收内部电压VINT、第一预充电电压VBLPL和接地电压VSS。例如，内部电压VINT可以是用于存储装置2的核心区域的核心电压。第一预充电电压VBLPL可以低于内部电压VINT并且高于接地电压VSS。例如，第一预充电电压VBLPL可以稍微低于内部电压VINT的一半。

电源控制信号可以包括第一电源控制信号SBC1和第二电源控制信号SBC2。感测放大器电源控制单元230可以响应于第一电源控制信号SBC1而通过第二电源节点SB将内部电压VINT和第一预充电电压VBLPL中的一个提供至位线感测放大器210。感测放大器电源控制单元230可以响应于第二电源控制信号SBC2而通过第二电源节点SB将接地电压VSS提供至位线感测放大器210。此外，感测放大器电源控制单元230可以响应于第二电源控制信号SBC2而通过第一电源节点RTO将内部电压VINT和第一预充电电压VBLPL中的一个提供至位线感测放大器210。感测放大器电源控制单元230还可以接收位线均衡信号BLEQ。感测放大器电源控制单元230可以响应于位线均衡信号BLEQ而通过第二电源节点SB将第一预充电电压VBLPL提供至位线感测放大器210。

第二预充电单元240可以基于预充电控制信号来改变第一耦接线BLTC和第二耦接线BLBC的电压电平。第二预充电单元240可以在第一耦接线BLTC和第二耦接线BLBC分别耦接至第一位线BLT和第二位线BLB时改变第一耦接线BLTC和第二耦接线BLBC的电压电平。预充电控制信号可以包括预充电电压选择信号BLPC、第一位线预充电控制信号BLPT和第二位线预充电控制信号BLPB。

第二预充电单元240可以包括预充电电压控制部241和位线预充电部242。

预充电电压控制部241可以响应于预充电电压选择信号BLPC来选择性地将第一预充电电压VBLPL和第二预充电电压VBLPH中的一个提供至位线预充电部242。例如， 预充电电压控制部241可以在预充电电压选择信号BLPC被使能时将第二预充电电压VBLPH提供至位线预充电部242，以及可以在预充电电压选择信号BLPC被禁止时将第一预充电电压VBLPL提供至位线预充电部242。第二预充电电压VBLPH可以低于内部电压VINT并且高于第一预充电电压VBLPL。例如，第二预充电电压VBLPH可以稍微高于内部电压VINT的一半。

位线预充电部242可以响应于第一位线预充电控制信号BLPT和第二位线预充电控制信号BLPB来改变第一耦接线BLTC和第二耦接线BLBC的电压电平。位线预充电部242可以在第一位线预充电控制信号BLPT被使能时将第一耦接线BLTC的电压电平改变为从预充电电压控制部241提供的电压的电平，以及可以在第二位线预充电控制信号BLPB被使能时将第二耦接线BLBC的电压电平改变为从预充电电压控制部241提供的电压的电平。

位线预充电部242可以包括第一位线预充电部242-1和第二位线预充电部242-2。

第一位线预充电部242-1可以耦接至预充电电压控制部241，以及可以响应于第一位线预充电控制信号BLPT来将第一耦接线BLTC和第一位线BLT的电压电平改变为从预充电电压控制部241提供的电压的电平。

第二位线预充电部242-2可以耦接至预充电电压控制部241，以及可以响应于第二位线预充电控制信号BLPB来将第二耦接线BLBC和第二位线BLB的电压电平改变为从预充电电压控制部241提供的电压的电平。

参照图2，第一预充电单元220可以包括第一晶体管T21。第一晶体管T21可以是NMOS晶体管。第一晶体管T21可以耦接至第一耦接线BLTC和第二耦接线BLBC，以及可以在其栅极接收位线均衡信号BLEQ。

第一位线预充电部242-1可以包括第二晶体管T22。第二晶体管T22可以是NMOS晶体管。第二晶体管T22可以耦接至第一耦接线BLTC和预充电电压控制部241，以及可以在其栅极接收第一位线预充电控制信号BLPT。

第二位线预充电部242-2可以包括第三晶体管T23。第三晶体管T23可以是NMOS晶体管。第三晶体管T23可以耦接至第二耦接线BLBC和预充电电压控制部241，以及可以在其栅极接收第二位线预充电控制信号BLPB。

第一位线耦接单元251和第二位线耦接单元252可以分别包括第四晶体管T24和第五晶体管T25。第四晶体管T24和第五晶体管T25中的每个可以是NMOS晶体管。第四晶体管T24可以耦接至第一位线BLT和第一耦接线BLTC，以及可以在其栅极接收第 一位线隔离信号BIST。第五晶体管T25可以耦接至第二位线BLB和第二耦接线BLBC，以及可以在其栅极接收第二位线隔离信号BISB。

图3是图示参照图2描述的感测放大器电源控制单元230的电路图。参照图3，感测放大器电源控制单元230可以包括第一晶体管至第六晶体管T31、T32、T33、T34、T35和T36。

第一晶体管T31可以在其栅极处接收第一电源控制信号SBC1，可以在其漏极处耦接至内部电压VINT，以及可以在其源极处耦接至位线感测放大器210的第二电源节点SB。

第二晶体管T32可以在其栅极处接收第一电源控制信号SBC1的反相信号SBC1B，可以在其漏极处耦接至第一预充电电压VBLPL，以及可以在其源极处耦接至第二电源节点SB。

第三晶体管T33可以在其栅极处接收第二电源控制信号SBC2，可以在其漏极处耦接至第二电源节点SB，以及可以在其源极处耦接至接地电压VSS。

第四晶体管T34可以在其栅极处接收位线均衡信号BLEQ，可以在其漏极处耦接至第一预充电电压VBLPL，以及可以在其源极处耦接至第二电源节点SB。

第五晶体管T35可以在其栅极处接收第二电源控制信号SBC2，可以在其漏极处耦接至内部电压VINT，以及可以在其源极处耦接至位线感测放大器210的第一电源节点RTO。

第六晶体管T36可以在其栅极处接收第二电源控制信号SBC2的反相信号SBC2B，可以在其漏极处耦接至第一预充电电压VBLPL，以及可以在其源极处耦接至第一电源节点RTO。

因此，当第一电源控制信号SBC1、第二电源控制信号SBC2和位线均衡信号BLEQ中的每个被使能时，感测放大器电源控制单元230可以通过第一电源节点RTO和第二电源节点SB来将各种电源提供至位线感测放大器210。

图4是图示参照图2描述的预充电电压控制部241的电路图。参照图4，预充电电压控制部241可以包括第一晶体管T41和第二晶体管T42。

第一晶体管T41可以在其栅极处接收预充电电压选择信号BLPC，可以在其漏极处耦接至第二预充电电压VBLPH，以及可以在其源极处耦接至位线预充电部242。

第二晶体管T42可以在其栅极处接收预充电电压选择信号BLPC的反相信号BLPCB，可以在其漏极处耦接至第一预充电电压VBLPL，以及可以在其源极处耦接至位线预充电部242。

图5是图示参照图2描述的存储装置2的操作的时序图。根据本公开的实施例的存储装置2的操作将参照图2至图5描述如下。

在时间点T0处，位线均衡信号BLEQ、第一位线预充电控制信号BLPT、第二位线预充电控制信号BLPB、第一位线隔离信号BIST以及第二位线隔离信号BISB可以被使能。预充电电压控制部241可以根据被禁止的预充电电压选择信号BLPC来将第一预充电电压VBLPL提供至位线预充电部242，以及第一耦接线BLTC、第二耦接线BLBC、第一位线BLT和第二位线BLB可以被预充电为第一预充电电压VBLPL的电平。存储装置2可以从外部装置(诸如，控制器)接收激活信号。

这时，感测放大器电源控制单元230可以响应于位线均衡信号BLEQ而通过第二电源节点SB来将第一预充电电压VBLPL提供至位线感测放大器210，以及可以响应于第二电源控制信号SBC2而通过第一电源节点RTO来将第一预充电电压VBLPL提供至位线感测放大器210。因此，位线感测放大器210可以保持去激活。

在时间点T0与时间点T1之间的时间段期间，位线均衡信号BLEQ和第一位线预充电控制信号BLPT可以被禁止。因此，第一耦接线BLTC和第二耦接线BLBC可以彼此去耦接。此外，第二位线隔离信号BISB可以被禁止，因此第二耦接线BLBC和第二位线BLB可以彼此去耦接。

在时间点T1与时间点T3之间的时间段期间，第一耦接线BLTC和第一位线BLT可以被预充电。

在时间点T1与时间点T2之间的时间段期间，预充电电压选择信号BLPC可以被使能，并且第一电源控制信号SBC1可以被使能。响应于被使能的预充电电压选择信号BLPC，预充电电压控制部241可以通过第二位线预充电部242-2来将第二预充电电压VBLPH提供至第二耦接线BLBC，因此第二耦接线BLBC可以具有第二预充电电压VBLPH的电压电平。

此外，感测放大器电源控制单元230可以响应于被使能的第一电源控制信号SBC1而通过第二电源节点SB将内部电压VINT提供至位线感测放大器210。

在时间点T2与时间点T3之间的时间段期间，第二耦接线BLBC可以具有第二预充电电压VBLPH的电压电平，因此第一NMOS晶体管N1可以在其栅极处接收第二预 充电电压VBLPH。这时，第二电源节点SB可以具有内部电压VINT的电压电平，因此第一输入节点A的电压电平可以是第二预充电电压VBLPH减去第一NMOS晶体管的阈值电压VthN1(VBLPH-VthN1)。因此，第一耦接线BLTC的电压电平可以是第二预充电电压VBLPH减去第一NMOS晶体管的阈值电压VthN1(VBLPH-VthN1)，因此第一位线BLT(其通过第一位线耦接单元251耦接至第一耦接线BLTC)的电压电平也可以是第二预充电电压VBLPH减去第一NMOS晶体管的阈值电压VthN1(VBLPH-VthN1)。

在时间点T3与时间点T6之间的时间段期间，第二耦接线BLBC和第二位线BLB可以被预充电。

在时间点T3与时间点T4之间的时间段期间，第一位线隔离信号BIST可以被禁止，因此第一位线BLT可以用第二预充电电压VBLPH减去第一NMOS晶体管的阈值电压VthN1(VBLPH-VthN1)的电压电平来浮置，而第二位线隔离信号BISB可以被使能，因此第二耦接线BLBC和第二位线BLB可以彼此耦接。此外，第一位线预充电控制信号BLPT可以被使能以及第二位线预充电控制信号BLPB可以被禁止。因此，第一耦接线BLTC可以具有第二预充电电压VBLPH的电压电平。

在时间点T4与时间点T6之间的时间段期间，第二NMOS晶体管N2可以在其栅极处接收第二预充电电压VBLPH，因此第二输入节点B可以具有第二预充电电压VBLPH减去第二NMOS晶体管N2的阈值电压VthN2(VBLPH-VthN2)的电压电平。

在时间点T5，特定字线WL可以被激活，以及在第一位线BLT与由激活的字线WL选中的存储单元之间可以存在电荷共享。

在时间点T6与时间点T7之间的时间段期间，第一位线预充电控制信号BLPT、预充电电压选择信号BLPC和第一电源控制信号SBC1可以被禁止，而第一位线隔离信号BIST可以被再次使能。

在时间点T7与时间点T8之间的时间段期间，位线感测放大器210的第一输入节点A可以通过电荷共享而具有从第二预充电电压VBLPH减去第一NMOS晶体管的阈值电压VthN1(VBLPH-VthN1)增大的电压电平，以及位线感测放大器210的第二输入节点B可以具有第二预充电电压VBLPH减去第二NMOS晶体管N2的阈值电压VthN2(VBLPH-VthN2)的电压电平。即，当储存在存储单元中的数据具有值“1”时，第一输入节点A可以通过电荷共享而具有比第二输入节点B高的电压电平。

在时间点T8，第二电源控制信号SBC2可以被使能，以及感测放大器电源控制单元230可以通过第二电源节点SB将接地电压VSS提供至位线感测放大器210以及可以通 过第一电源节点RTO将内部电压VINT提供至位线感测放大器210。因此，位线感测放大器210可以被激活。位线感测放大器210可以感测并放大第一输入节点A和第二输入节点B的电压电平。晶体管的驱动电流可以与晶体管的栅极和源极之间的电压与阈值电压之间的差(Vgs-Vth)成比例。在位线感测放大器210的放大操作期间，第一NMOS晶体管N1的栅极和源极之间的电压与阈值电压之间的差(Vgs-Vth)可以是通过预充电操作设置的电压电平减去第二NMOS晶体管N2的阈值电压VthN2(VBLPH+VCS-(VthN1+VthN2)，其中，VCS表示通过电荷共享而增加的电压电平)，而第二NMOS晶体管N2的栅极和源极之间的电压与阈值电压之间的差(Vgs-Vth)可以是通过预充电操作设置的电压电平减去第一NMOS晶体管N1的阈值电压VthN1(VBLPH-(VthN1+VthN2))。

因此，当位线感测放大器210被激活时，流过第一NMOS晶体管N1和第二NMOS晶体管N2的电流可以基本上彼此相同。结果，即使当第一NMOS晶体管N1和第二NMOS晶体管N2具有彼此不同的过程偏斜或偏移时，失配也可以由于根据本公开的实施例的预充电操作而被补偿。

图6是图示根据本公开的实施例的存储装置6的电路图。

参照图6，存储装置6可以包括耦接至多个位线对BLT0和BLB0至BLTn-1和BLBn-1的多个位线感测放大器611至61n。多个位线对BLT0和BLB0至BLTn-1和BLBn-1可以设置在参照图1描述的上存储单元阵列110和下存储单元阵列120中的一个或更多个中。存储装置6可以包括与多个位线对BLT0和BLB0至BLTn-1和BLBn-1的数量相对应的参照图2描述的多个存储装置2。

分别耦接至多个位线对BLT0和BLB0至BLTn-1和BLBn-1的第一预充电单元621至62n可以共同地接收位线均衡信号BLEQ。

分别耦接至多个位线对BLT0和BLB0至BLTn-1和BLBn-1的第二预充电单元641至64n可以共同地接收第一位线预充电控制信号BLPT和第二位线预充电控制信号BLPB，以及可以根据预充电电压选择信号BLPC来共同地接收第二预充电电压VBLPH。第一晶体管T61可以对应于参照图2和图4描述的预充电电压控制部241的第一晶体管T41。

存储装置6还可以包括预充电电压调节单元680。存储装置6可以通过预充电电压调节单元680来控制第二预充电电压VBLPH的电压电平。

包括在分别耦接至多个位线对BLT0和BLB0至BLTn-1和BLBn-1的多个位线感 测放大器611至61n中的NMOS晶体管可以具有彼此不同的过程偏斜。例如，耦接至第一位线对BLT0和BLB0的位线感测放大器611的NMOS晶体管可以具有相对快的过程偏斜，而耦接至第二位线对BLT1和BLB1的位线感测放大器612的NMOS晶体管可以具有相对慢的过程偏斜。过程偏斜的差异可以由NMOS晶体管的阈值电压的差来表示。为了存储装置6的性能最优化，可能需要鉴于包括在多个位线感测放大器611至61n中的所有NMOS晶体管的阈值电压的平均值的第二预充电电压VBLPH的电压电平控制。在多个位线对BLT0和BLB0至BLTn-1和BLBn-1的预充电操作完成之后，存储装置6还可以执行用于第二预充电电压VBLPH的电压电平控制的操作。

预充电电压调节单元680可以包括第二晶体管T62、电压监测部681和电压发生部682。

第二晶体管T6可以响应于监测控制信号VBLPHTR来将第二预充电单元641至64n耦接至电压监测部681。电压监测部681可以通过第二晶体管T62耦接至第二预充电单元641至64n中的每个。

当对多个位线对BLT0和BLB0至BLTn-1和BLBn-1的预充电操作完成时，位线均衡信号BLEQ可以被使能，以及第一位线预充电控制信号BLPT和第二位线预充电控制信号BLPB可以被使能以用于监测多个位线对BLT0和BLB0至BLTn-1和BLBn-1的电压电平。此外，当监测控制信号VBLPHTR被使能时，电压监测部681可以耦接至多个位线对BLT0和BLB0至BLTn-1和BLBn-1。

因此，电压监测部681可以监测多个位线对BLT0和BLB0至BLTn-1和BLBn-1的电压电平。位线对BLT0和BLB0至BLTn-1和BLBn-1的预充电的电压电平可以根据包括在位线感测放大器611至61n中的NMOS晶体管的阈值电压而彼此不同。因此，电压监测部681可以监测多个位线对BLT0和BLB0至BLTn-1和BLBn-1的电压电平的平均值。

电压监测部681的监测结果可以用于调节第二预充电电压VBLPH的电压电平。例如，当多个位线对BLT0和BLB0至BLTn-1和BLBn-1的电压电平的平均值高于阈值时，第二预充电电压VBLPH的电压电平可以被控制为降低。当多个位线对BLT0和BLB0至BLTn-1和BLBn-1的电压电平的平均值低于阈值时，第二预充电电压VBLPH的电压电平可以被控制为上升。阈值可以被任意设置以用于使存储装置6的操作最优化。

电压发生部682可以调节第二预充电电压VBLPH。例如，电压发生部682可以基于电压监测部681的监测结果来逐渐增加或减小第二预充电电压VBLPH的电压电平。存储装置6可以通过预充电电压调节单元680来调节第二预充电电压VBLPH的电压电 平。因此，除使单个芯片中的位线感测放大器的操作性能最优化以外，还可以使以不同晶片制造的芯片的操作性能最优化。

图7是图示根据本公开的实施例的存储装置7的电路图。

参照图7，存储装置7可以包括位线感测放大器710、第一预充电单元720、感测放大器电源控制单元730、第二预充电单元740和第三预充电单元750。

除第二预充电电压740和第三预充电单元750以外，图7的存储装置7可以与参照图2描述的存储装置2基本上相同。第二预充电电压740和第三预充电单元750可以执行与参照图2描述的第二预充电单元240的操作类似的操作。第三预充电单元750可以对应于参照图2描述的位线预充电部242。

位线感测放大器710可以包括第一输入节点A、第二输入节点B、第一电源节点RTO和第二电源节点SB。第一输入节点A可以通过第一耦接线BLTC耦接至第一位线BLT。第二输入节点B可以通过第二耦接线BLBC耦接至第二位线BLB。位线感测放大器710可以通过第一电源节点RTO和第二电源节点SB来从感测放大器电源控制单元730接收电源。

第一预充电单元720可以接收位线均衡信号BLEQ，以及可以将第一耦接线BLTC与第二耦接线BLBC彼此耦接。位线感测放大器710可以包括形成交叉耦接结构的第一PMOS晶体管P1和第二PMOS晶体管P2以及第一NMOS晶体管N1和第二NMOS晶体管N2。

感测放大器电源控制单元730可以响应于电源控制信号和位线均衡信号BLEQ而通过第一电源节点RTO和第二电源节点SB来选择性地将电源提供至位线感测放大器710。

电源控制信号可以包括第一电源控制信号SBC1和第二电源控制信号SBC2。电源可以包括内部电压VINT、第一预充电电压VBLPL和接地电压VSS。感测放大器电源控制单元730可以响应于位线均衡信号BLEQ而通过第二电源节点SB来将第一预充电电压VBLPL提供至位线感测放大器710。感测放大器电源控制单元730可以响应于第一电源控制信号SBC1而通过第二电源节点SB来将内部电压VINT和第一预充电电压VBLPL中的一个提供至位线感测放大器710。感测放大器电源控制单元730可以响应于第二电源控制信号SBC2而通过第二电源节点SB来将接地电压VSS提供至位线感测放大器710。此外，感测放大器电源控制单元730可以响应于第二电源控制信号SBC2而通过第一电源节点RTO来将内部电压VINT和第一预充电电压VBLPL中的一个提供至位线感测放大器710。

第二预充电单元740可以响应于位线均衡信号BLEQ来将第一耦接线BLTC和第二耦接线BLBC的电压电平改变为第一预充电电压VBLPL。

第三预充电单元750可以响应于位线预充电控制信号来将第二预充电电压VBLPH提供至第一耦接线BLTC和第二耦接线BLBC。位线预充电控制信号可以包括第一位线预充电控制信号BLPT和第二位线预充电控制信号BLPB。第三预充电单元750可以响应于第一位线预充电控制信号BLPT来将第二预充电电压VBLPH提供至第一耦接线BLTC。第三预充电单元750可以响应于第二位线预充电控制信号BLPB来将第二预充电电压VBLPH提供至第二耦接线BLBC。

存储装置7还可以包括第一位线耦接单元761和第二位线耦接单元762。第一位线耦接单元761可以响应于第一位线隔离信号BIST来将第一耦接线BLTC与第一位线BLT耦接。第二位线耦接单元762可以响应于第二位线隔离信号BISB来将第二耦接线BLBC与第二位线BLB耦接。

图8是图示参照图7描述的存储装置7的操作的时序图。根据本公开的实施例的存储装置7的操作将参照图7和图8描述如下。

在时间点T0，位线均衡信号BLEQ、第一位线隔离信号BIST和第二位线隔离信号BISB可以被使能。第一位线BLT和第二位线BLB可以被第一预充电单元720和第二预充电单元740预充电为第一预充电电压VBLPL的电平。存储装置7可以从外部装置(诸如，控制器)接收激活信号。

在时间点T0与时间点T1之间的时间段期间，位线均衡信号BLEQ可以被禁止。因此，第一耦接线BLTC和第二耦接线BLBC可以彼此去耦接。此外，第二位线隔离信号BISB可以被禁止，因此第二耦接线BLBC和第二位线BLB可以彼此去耦接。

在时间点T1与时间点T3之间的时间段期间，第一耦接线BLTC和第一位线BLT可以被预充电。

在时间点T1与时间点T2之间的时间段期间，第二位线预充电控制信号BLPB可以被使能。响应于被使能的第二位线预充电控制信号BLPB，第二耦接线BLBC可以通过第三预充电单元750而具有第二预充电电压VBLPH的电压电平。此外，感测放大器电源控制单元730可以通过第二电源节点SB将内部电压VINT提供至位线感测放大器710。

在时间点T2与时间点T3之间的时间段期间，第二耦接线BLBC可以具有第二预充电电压VBLPH的电压电平，因此第一NMOS晶体管N1可以在其栅极处接收第二预 充电电压VBLPH。这时，第二电源节点SB可以具有内部电压VINT的电压电平，因此第一输入节点A的电压电平可以是第二预充电电压VBLPH减去第一NMOS晶体管的阈值电压VthN1(VBLPH-VthN1)。因此，第一耦接线BLTC的电压电平可以是第二预充电电压VBLPH减去第一NMOS晶体管的阈值电压VthN1(VBLPH-VthN1)，因此第一位线BLT(其通过第一位线耦接单元761耦接至第一耦接线BLTC)的电压电平也可以是第二预充电电压VBLPH减去第一NMOS晶体管的阈值电压VthN1(VBLPH-VthN1)。

在时间点T3与时间点T6之间的时间段期间，第二耦接线BLBC和第二位线BLB可以被预充电。

在时间点T3与时间点T4之间的时间段期间，第一位线隔离信号BIST可以被禁止，因此第一位线BLT可以用第二预充电电压VBLPH减去第一NMOS晶体管的阈值电压VthN1(VBLPH-VthN1)的电压电平来浮置，而第二位线隔离信号BISB可以被使能，因此第二耦接线BLBC和第二位线BLB可以彼此耦接。此外，第一位线预充电控制信号BLPT可以被使能以及第二位线预充电控制信号BLPB可以被禁止。因此，第一耦接线BLTC可以通过第三预充电单元750而具有第二预充电电压VBLPH的电压电平。

在时间点T4与时间点T6之间的时间段期间，第二NMOS晶体管N2可以在其栅极处接收第二预充电电压VBLPH，因此第二输入节点B可以具有第二预充电电压VBLPH减去第二NMOS晶体管N2的阈值电压VthN2(VBLPH-VthN2)的电压电平。

在时间点T5，特定字线WL可以被激活，以及在第一位线BLT与由激活的字线WL选中的存储单元之间可以存在电荷共享。

在时间点T6与时间点T7之间的时间段期间，第一位线预充电控制信号BLPT可以被禁止，而第一位线隔离信号BIST可以被再次使能。

在时间点T7与时间点T8之间的时间段期间，位线感测放大器710的第一输入节点A可以通过电荷共享而具有从第二预充电电压VBLPH减去第一NMOS晶体管的阈值电压VthN1(VBLPH-VthN1)增大的电压电平，以及位线感测放大器710的第二输入节点B可以具有第二预充电电压VBLPH减去第二NMOS晶体管N2的阈值电压VthN2(VBLPH-VthN2)的电压电平。

在时间点T8，感测放大器电源控制单元730可以通过第二电源节点SB将接地电压VSS提供至位线感测放大器710以及可以通过第一电源节点RTO将内部电压VINT提供至位线感测放大器710。因此，位线感测放大器710可以感测并放大第一输入节点A和第二输入节点B的电压电平。晶体管的驱动电流可以与晶体管的栅极和源极之间的电 压与阈值电压之间的差(Vgs-Vth)成比例。在位线感测放大器710的放大操作期间，第一NMOS晶体管N1的栅极和源极之间的电压与阈值电压之间的差(Vgs-Vth)可以是通过预充电操作设置的电压电平减去第二NMOS晶体管N2的阈值电压VthN2(VBLPH+VCS-(VthN1+VthN2)，其中，VCS表示通过电荷共享而增加的电压电平)，而第二NMOS晶体管N2的栅极和源极之间的电压与阈值电压之间的差(Vgs-Vth)可以是通过预充电操作设置的电压电平减去第一NMOS晶体管N1的阈值电压VthN1(VBLPH-(VthN1+VthN2))。

因此，当位线感测放大器710被激活时，流过第一NMOS晶体管N1和第二NMOS晶体管N2的电流可以基本上彼此相同。结果，即使当第一NMOS晶体管N1和第二NMOS晶体管N2具有彼此不同的过程偏斜或偏移时，失配也可以由于根据本公开的实施例的预充电操作而被补偿。

图9是图示根据本公开的实施例的存储装置9的电路图。

参照图9，存储装置9可以包括位线感测放大器910、第一预充电单元920、感测放大器电源控制单元930、第二预充电单元940和第三预充电单元950。

位线感测放大器910、第一预充电单元920和感测放大器电源控制单元930可以与参照图2和图7描述的位线感测放大器、第一预充电单元和感测放大器电源控制单元基本上相同，因此将省略所述元件的详细描述。

第二预充电单元940可以响应于预充电电压选择信号BLPC和第一预充电控制信号BLPG来选择性地将第一预充电电压VBLPL和第二预充电电压VBLPH中的一个提供至位线感测放大器910。第二预充电单元940可以包括预充电电压控制部941和栅极控制部942。

预充电电压控制部941可以响应于预充电电压选择信号BLPC来选择性地将第一预充电电压VBLPL和第二预充电电压VBLPH中的一个提供至栅极控制部942。例如，预充电电压控制部941可以在预充电电压选择信号BLPC被使能时将第二预充电电压VBLPH提供至栅极控制部942，以及可以在预充电电压选择信号BLPC被禁止时将第一预充电电压VBLPL提供至栅极控制部942。

栅极控制部942可以将包括在位线感测放大器910中的第一NMOS晶体管N1的栅极与第二NMOS晶体管N2的栅极耦接，以及可以响应于第一预充电控制信号BLPG来将由预充电电压控制部941提供的电压提供至第一NMOS晶体管N1的栅极和第二NMOS晶体管N2的栅极。

存储装置9的第三预充电单元950可以取代参照图2和图7描述的存储装置2和7的第一耦接单元和第二耦接单元251、252、761和762。第三预充电单元950可以响应于第二预充电控制信号BISO来使位线感测放大器910的交叉耦接去耦接。即，第三预充电单元950可以分别将第一输入节点A和第二输入节点B与位线感测放大器910的第一NMOS晶体管N1和第二NMOS晶体管N2的栅极之间的交叉耦接去耦接。当第二预充电控制信号BISO被使能时，第三预充电单元950可以将第一输入节点A与第二NMOS晶体管N2的栅极耦接，以及可以将第二输入节点B与第一NMOS晶体管N1的栅极耦接。当第二预充电控制信号BISO被禁止时，第三预充电单元950可以使第一输入节点A与第二NMOS晶体管N2的栅极彼此去耦接，以及可以使第二输入节点B与第一NMOS晶体管N1的栅极彼此去耦接。

参照图9，栅极控制部942可以包括第一晶体管T91和第二晶体管T92。第一晶体管T91可以在其栅极处接收第一预充电控制信号BLPG，可以在其漏极和源极中的一个处耦接至第一NMOS晶体管N1的栅极，以及可以在其漏极和源极中的另一个处耦接至预充电电压控制部941。第二晶体管T92可以在其栅极处接收第一预充电控制信号BLPG，可以在其漏极和源极中的一个处耦接至第二NMOS晶体管N2的栅极，以及可以在其漏极和源极中的另一个处耦接至预充电电压控制部941。

第三预充电单元950可以包括第三晶体管T93和第四晶体管T94。第三晶体管T93可以在其栅极处接收第二预充电控制信号BISO，可以在其漏极和源极中的一个处耦接至第二NMOS晶体管N2的栅极，以及可以在其漏极和源极中的另一个处耦接至第一输入节点A。第四晶体管T94可以在其栅极处接收第二预充电控制信号BISO，可以在漏极和源极中的一个处耦接至第一NMOS晶体管N1的栅极，以及可以在其漏极和源极中的另一个处耦接至第二输入节点B。

图10是图示参照图9描述的存储装置9的操作的时序图。根据本公开的实施例的存储装置9的操作将参照图9和图10描述如下。

在时间点T0与时间点T1之间的时间段期间，位线均衡信号BLEQ、第一预充电控制信号BLPG和第二预充电控制信号BISO可以被使能，而预充电电压选择信号BLPC可以保持禁止。感测放大器电源控制单元930可以通过第一电源节点RTO和第二电源节点SB来将第一预充电电压VBLPL提供至位线感测放大器910。

在时间点T1与时间点T2之间的时间段期间，位线均衡信号BLEQ可以被禁止。因此，第一位线BLT和第二位线BLB可以彼此去耦接。第二预充电控制信号BISO可以被禁止，因此第三预充电单元950可以将第一输入节点A与第二NMOS晶体管N2的 栅极彼此去耦接，以及可以将第二输入节点B与第一NMOS晶体管N1的栅极彼此去耦接。此外，预充电电压选择信号BLPC可以被使能。因此，第二预充电单元940可以将第二预充电电压VBLPH提供至第一NMOS晶体管N1的栅极和第二NMOS晶体管N2的栅极。感测放大器电源控制单元930可以通过第二电源节点SB将内部电压VINT提供至位线感测放大器910。

在时间点T2与时间点T3之间的时间段期间，第一位线BLT和第二位线BLB可以被预充电。由于位线感测放大器910的第二电源节点SB可以具有内部电压VINT的电压电平，以及第二预充电电压VBLPH可以被施加至第一NMOS晶体管N1的栅极和第二NMOS晶体管N2的栅极，第一位线BLT的电压电平可以是第二预充电电压VBLPH减去第一NMOS晶体管的阈值电压VthN1(VBLPH-VthN1)。类似地，第二位线BLB的电压电平可以是第二预充电电压VBLPH减去第二NMOS晶体管N2的阈值电压VthN2(VBLPH-VthN2)。

在时间点T3与时间点T4之间的时间段期间，预充电电压选择信号BLPC可以被禁止，而特定字线WL可以被激活。感测放大器电源控制单元930可以通过第二电源节点SB来将第一预充电电压VBLPL提供至位线感测放大器910。

在时间点T4与时间点T5之间的时间段期间，在第一位线BLT与由激活的字线WL选中的存储单元之间可以存在电荷共享。

在时间点T5与时间点T6之间的时间段期间，第一预充电控制信号BLPG可以被禁止，而第二预充电控制信号BISO可以被使能。因此，第一NMOS晶体管N1的栅极和第二NMOS晶体管N2的栅极可以彼此去耦接，第一输入节点A和第二NMOS晶体管N2的栅极可以彼此耦接，第二输入节点B和第一NMOS晶体管N1的栅极可以彼此耦接。

在时间点T6,感测放大器电源控制单元930可以通过第二电源节点SB来将接地电压VSS提供至位线感测放大器910，以及可以通过第一电源节点RTO来将内部电压VINT提供至位线感测放大器910。因此，位线感测放大器910可以被激活。位线感测放大器910可以感测并放大第一位线BLT和第二位线BLB的电压电平。晶体管的驱动电流可以与晶体管的栅极和源极之间的电压与阈值电压之间的差(Vgs-Vth)成比例。在位线感测放大器910的放大操作期间，第一NMOS晶体管N1的栅极和源极之间的电压与阈值电压之间的差(Vgs-Vth)可以是通过预充电操作设置的电压电平减去第二NMOS晶体管N2的阈值电压VthN2(VBLPH+VCS-(VthN1+VthN2)，其中，VCS表示通过电荷共享而增加的电压电平)，而第二NMOS晶体管N2的栅极和源极之间的电压与阈 值电压之间的差(Vgs-Vth)可以是通过预充电操作设置的电压电平减去第一NMOS晶体管N1的阈值电压VthN1(VBLPH-(VthN1+VthN2))。

因此，当位线感测放大器910被激活时，流过第一NMOS晶体管N1和第二NMOS晶体管N2的电流可以基本上彼此相同。结果，即使当第一NMOS晶体管N1和第二NMOS晶体管N2具有彼此不同的过程偏斜或偏移时，失配也可以由于根据本公开的实施例的预充电操作而被补偿。

以上虽然已经描述了某些实施例，但是本领域技术人员将理解的是，描述的实施例仅是示例。因此，位线感测放大器和使用其的半导体存储装置不应当基于所描述的实施例而受到限制。更确切地说，位线感测放大器和使用其的半导体存储器件应当仅基于所附权利要求书结合以上的描述和附图来限制。