半导体存储器件及其位线读出放大器操作方法与流程

此申请要求于2015年7月31日提交的韩国专利申请No.10-2015-0108897的优先权，通过引用将其公开全部合并于此。

技术领域

本发明构思的示范性实施例涉及低功耗的半导体存储器件和包括半导体存储器件的系统。

背景技术：

半导体存储器件用于存储数据并且常常基于它是易失性存储器件还是非易失性存储器件来分类。诸如随机存取存储器(RAM)的易失性存储器件仅在供电时可以存储或读取数据，并且在断电时可能丢失所存储的数据。易失性存储器件使用对电容器充电或将电容器放电的过程来存储数据。

在包括半导体存储器件和应用处理器(AP)的移动设备中，AP消耗的功率已经逐渐减少，但是半导体存储器件消耗的功率仍然较高。

技术实现要素：

根据本发明构思的示范性实施例，半导体存储器件可以包括多个存储单元、多条字线和多条位线，其中每个存储单元连接到各自的字线和位线。半导体存储器件包括多个读出放大器，其中每个读出放大器耦合到两条位线。半导体存储器件被配置为接收第一正供电电压、第二正供电电压和负供电电压，并且在放大存储单元中的数据的操作中基于负供电电压来确定放大电压的低电平。

PMIC生成第一正供电电压、电压电平低于第一正供电电压的第二正供电电压和负供电电压。半导体存储器件包括多个存储单元、多条字线和多条位线，其中每个存储单元连接到各自的字线和位线。半导体存储器件包括多个读出放大器，其中每个读出放大器耦合到所述多条位线，并且半导体存储器件使用第一正供电电压、第二正供电电压和负供电电压来操作。半导体存储器件在放大存储单元中的数据的操作中基于负供电电压来确定放大电压的低电平。

根据本发明构思的示范性实施例，操作半导体存储器件(其包括连接到位线和第一字线的第一存储单元、连接到互补位线和第二字线的第二存储单元、预充电电路以及耦合到位线和互补位线的P型读出放大器和N型读出放大器)的位线读出放大器的方法包括：施加具有地电压的电压电平的预充电电压到位线和互补位线；读出连接到位线的第一存储单元的第一数据；读出连接到互补位线的第二存储单元的第二数据；将互补位线的电压减小到具有负供电电压的电压电平的电压；以及将位线的电压增大到具有单元供电电压的一半的电压电平的电压。

根据本发明构思的示范性实施例，一种半导体存储器件可以包括：第一和第二存储单元，每个连接到第一位线和第二位线，第一存储单元连接到第一字线并且第二存储单元连接到第二字线；以及读出放大器，被配置为施加放大电压的低电平到第一和第二位线，其中放大电压的低电平基于负供电电压。

附图说明

通过参照附图详细描述其示范性实施例，本发明构思的以上和其它特征将变得更加清楚。图中：

图1是示出根据本发明构思的示范性实施例的生成用在半导体存储器件中的供电电压的系统的框图；

图2是示出根据本发明构思的示范性实施例的包括在图1的系统中的半导体存储器件的结构的框图；

图3是示出根据本发明构思的示范性实施例的包括在图2的半导体存储器件中的存储单元阵列的一部分的电路图；

图4是示出放大从包括在存储单元陈列中的存储单元输出的数据的过程的示图；

图5、图6和图7是示出操作根据本发明构思的示范性实施例的半导体存储器件的位线读出放大器的方法的流程图；

图8是示出包括根据本发明构思的示范性实施例的半导体存储器件的存储系统的框图；

图9是示出包括根据本发明构思的示范性实施例的半导体存储器件的存储系统的框图；

图10、图11和图12是示出包括根据本发明构思的示范性实施例的半导体存储器件的存储模块的视图；

图13是具有包括多个半导体层的堆叠式结构的半导体存储器件的透视图；

图14是示出包括根据本发明构思的示范性实施例的半导体存储器件的计算机系统的框图；

图15是示出包括根据本发明构思的示范性实施例的半导体存储器件的计算机系统的框图；以及

图16是示出包括根据本发明构思的示范性实施例的半导体存储器件的计算机系统的框图。

具体实施方式

下面参照附图更充分地描述本发明构思的示范性实施例。应该理解，本发明构思可以用很多替换形式来具体化，而不应该被解释为限于在此阐述的实施例。

还应该注意在一些替换实施方式中，在框中注明的功能/行为可以不按流程图中注明的次序来发生。例如，取决于涉及的功能/行为，接连显示的两框实际上可以基本上同时被运行，或者框有时候可以按相反次序运行。

图1是示出根据本发明构思的示范性实施例的生成用在半导体存储器件中的供电电压的系统1000的框图。

参照图1，系统1000可以包括电池1100、功率管理集成电路(PMIC)1200和半导体存储器件1300。电池1100生成供电电压VS。PMIC 1200基于从电池1100接收的供电电压VS生成第一正供电电压VDD1、处于低于第一正供电电压VDD1的电压电平的第二正供电电压VDD2和负供电电压VNSS。

半导体存储器件1300可以包括多个存储单元、多条字线和多条位线，其中每个存储单元连接到各自的字线和位线。半导体存储器件1300可以包括多个读出放大器，其中每个读出放大器耦合到两条位线。半导体存储器件1300使用第一正供电电压VDD1、第二正供电电压VDD2和负供电电压VNSS来操作。半导体存储器件1300可以在存储单元中的数据的放大操作中基于负供电电压VNSS来确定放大的电压的低电平。

图2是示出根据本发明构思的示范性实施例的包括在图1的系统中的半导体存储器件的结构的框图。

参照图2，半导体存储器件1300可以包括第一电压发生器1310、第二电压发生器1320、第三电压发生器1330、存储单元阵列1340和外围电路1350。

第一电压发生器1310提升第一正供电电压VDD1来生成提升电压VPP。第二电压发生器1320降低第二正供电电压VDD2来生成单元供电电压VDDA、极板电压VP和用于外围电路1350的供电电压VDDP。第三电压发生器1330响应于负供电电压VNSS生成用于单元阵列的负供电电压VBBA和用于外围电路1350的负供电电压VBBP。例如，第三电压发生器1330可以调节负供电电压VNSS的电压电平来生成用于外围电路VBBP的负供电电压。存储单元阵列1340使用用于单元阵列的提升电压VPP、单元供电电压VDDA、极板电压VP和负供电电压VBBA来操作。外围电路1350使用用于外围电路的供电电压VDDP和用于外围电路的负供电电压VBBP来操作。外围电路1350可以包括耦合到半导体存储器件1300的I/O电路的输入/输出(I/O)读出放大器。半导体存储器件1300可以使用用于外围电路的负供电电压VBBP作为用于防止包括在外围电路1350中的MOS晶体管的泄漏电流的反向偏压。

图3是示出根据本发明构思的示范性实施例的包括在图2的半导体存储器件中的存储单元阵列的一部分的电路图。

参照图3，存储单元阵列1340a可以包括连接到位线BL和第一字线WL1的第一存储单元MC1、连接到互补位线BLB和第二字线WL2的第二存储单元MC2、以及连接在位线BL和互补位线BLB之间的预充电电路1341和读出放大器1342。读出放大器1342可以包括P型读出放大器1343和N型读出放大器1344。第一存储单元MC1可以包括漏极连接到位线BL并且栅极连接到第一字线WL1的第一单元晶体管MN1，以及连接在第一单元晶体管MN1的源极和极板电压VP之间的第一电容器C1。第二存储单元MC2可以包括漏极连接到互补位线BLB并且栅极连接到第二字线WL2的第二单元晶体管MN2，以及连接在第二单元晶体管MN2的源极和极板电压VP之间的第二电容器C2。当激活第一字线WL1时，导通第一单元晶体管MN1，并且存储在第一电容器C1中的数据被输出到位线BL。当激活第二字线WL2时，导通第二单元晶体管MN2，并且存储在第二电容器C2中的数据被输出到互补位线BLB。

预充电电路1341包括NMOS晶体管MN3、MN4和MN5。NMOS晶体管MN3、MN4和MN5响应于控制信号PEQ导通，并且地电压VSS被提供给位线BL和互补位线BLB。NMOS晶体管MN5将位线BL和互补位线BLB维持在相同的电势电平。

P型读出放大器1343包括PMOS晶体管MP1、MP2和MP3，并且向位线BL或互补位线BLB供应高电平的放大电压。N型读出放大器1344包括NMOS晶体管MN6、MN7和MN8，并且向位线BL或互补位线BLB供应低电平的放大电压。

当位线BL的电压电平高于互补位线BLB的电压电平时，PMOS晶体管MP1导通并且PMOS晶体管MP2关断。在此条件下，当PMOS晶体管MP3被激活时，响应于栅控制信号LAPG通过PMOS晶体管MP1向位线BL提供作为单元供电电压VDDA的一半的电压VDDA/2。当PMOS晶体管MP3被激活时，栅控制信号LAPG可以具有负供电电压VNSS的电压电平。此外，当位线BL的电压电平高于互补位线BLB的电压电平时，NMOS晶体管MN7导通并且NMOS晶体管MN6关断。在此条件下，当NMOS晶体管MN8被激活时，响应于栅控制信号LANG通过NMOS晶体管MN7向互补位线BLB提供用于单元阵列的负供电电压VBBA。可以基于负供电电压VNSS来生成用于单元阵列的负供电电压VBBA。用于单元阵列的负供电电压VBBA可以具有负供电电压VNSS的电压电平。

图4是示出放大从包括在存储单元阵列中的存储单元输出的数据的过程的示图。图4的左部FA示出在常规的半导体存储器件中放大数据的过程，而图4的右部FB示出在根据本发明构思的示范性实施例的半导体存储器件中放大数据的过程。在图4中，示出当位线BL的电压电平高于互补位线BLB的电压电平时的示例。

参照图4，根据本发明构思的示范性实施例的半导体存储器件可以在放大存储单元中的数据的操作中基于负供电电压VNSS来确定放大电压的低电平。放大电压的低电平可以是负供电电压VNSS的电压电平。放大电压的高电平可以是常规的位线预充电电压(VBL)的电压电平。根据本实施例的半导体存储器件，放大电压的高电平可以是作为单元供电电压VDDA的一半的VDDA/2。在本实施例的半导体存储器件中，地电压VSS可以用于位线预充电电压(VBL)。当字线被激活时，处于高于电压电平VDDA/2+VTC(这是单元供电电压VDDA的一半加上单元晶体管的阈电压VTC)的电压电平的电压可以被施加到本实施例的半导体存储器件的连接到字线的每个存储单元中包括的单元晶体管的栅极。换言之，电压电平高于VDDA/2+VTC的电压可以被施加到字线。

根据本实施例，当字线被禁用时，基于负供电电压VNSS确定的电压可以被施加到连接到字线的每个存储单元中包括的单元晶体管的栅极。

因此，在本实施例的半导体存储器件中，与将VPP施加到其字线的常规半导体存储器件相比，施加到位线、互补位线和字线的电压电平可以减小。通过在放大存储单元中的数据的操作中基于负供电电压确定放大电压的低电平，来将减小的电压施加到位线、互补位线和字线。因此，单元供电电压VDDA的电平可以减小，因此施加到半导体存储器件1300的图1的供电电压VDD1和VDD2可以减小。因此，在图2的半导体存储器件1300的外围电路1350中消耗的功率可以减少。因此，在本实施例的半导体存储器件中消耗的功率可以减少而不影响位线读出放大器的放大操作。

图5、图6和图7是示出操作根据本发明构思的示范性实施例的半导体存储器件的位线读出放大器的方法的流程图。

参照图5，根据本发明构思的示范性实施例的操作半导体存储器件的位线读出放大器的方法可以包括以下操作(1至7)。

1)向位线和互补位线施加处于地电压的电压电平的预充电电压(VBL)(S1)。

2)当第一字线被激活时，向第一存储单元中包括的第一单元晶体管的栅极施加处于高于电压电平VDDA/2+VTC(这是单元供电电压VDDA的一半加上第一单元晶体管的阈电压VTC)的电压电平的电压(S2)。

3)当第二字线被激活时，向第二存储单元中包括的第二单元晶体管的栅极施加电压电平高于电压电平VDDA/2+VTC(这是单元供电电压VDDA的一半加上第二单元晶体管的阈电压VTC)的电压(S3)。

4)读出连接到位线的第一存储单元的第一数据(S4)。

5)读出连接到互补位线的第二存储单元的第二数据(S5)。

6)将互补位线的电压减小到具有负供电电压的电压电平的电压(S6)。

7)将位线的电压减小到具有单元供电电压的电压电平的一半的电压(S7)。

参照图6，将互补位线的电压减小到具有负供电电压的电压电平的电压(S6)可以包括以下操作。

1)响应于第一栅控制信号接通连接到N型读出放大器的开关(S61)。

2)向N型读出放大器提供负供电电压(S62)。

参照图7，将位线的电压增大到具有单元供电电压的一半电压电平的电压(S7)可以包括以下操作。

1)响应于第二栅控制信号接通连接到P型读出放大器的开关(S71)。

2)向P型读出放大器提供具有单元供电电压的一半电压电平的电压(S72)。

图8是示出包括根据本发明构思的示范性实施例的半导体存储器件的存储系统的框图。

参照图8，存储系统2100可以包括主机2110和半导体存储器件2120。

主机2110可以生成地址信号ADD和命令CMD，并且通过总线向半导体存储器件2120提供地址信号ADD和命令CMD。数据DQ可以通过总线从主机2110发送到半导体存储器件2120，或者通过总线从半导体存储器件2120发送到主机2110。

半导体存储器件2120可以包括根据本发明构思的示范性实施例的半导体存储器件。因此，在半导体存储器件2120中，可以通过在放大存储单元中的数据的操作中基于负供电电压确定放大电压的低电平来减小施加到位线、互补位线和字线的电压电平。因此，即使当使用低供电电压时，也可以正常地执行位线读出放大器的数据读出和放大操作。此外，包括I/O读出放大器的外围电路使用的供电电压的电压电平可以减小。因此，半导体存储器件2120和包括半导体存储器件2120的系统的功耗可以减少。

图9是示出包括根据本发明构思的示范性实施例的半导体存储器件的存储系统的框图。

参照图9，存储系统2200可以包括主机2210和半导体存储器件2220。主机2210可以生成地址信号ADD和命令CMD，并且通过总线向半导体存储器件2220提供地址信号ADD和命令CMD。数据DQ可以通过总线从主机2210发送到半导体存储器件2220，或者通过总线从半导体存储器件2220发送到主机2210。

不同于图8的存储系统2100，图9的存储系统2200使用打包命令CMD和地址信号ADD的信号C/A。其它方面，图8的存储系统2100和图9的存储系统2200本质上相同。

图10、图11和图12是示出存储模块3200、3300和3400的示图，每个模块包括根据本发明构思的示范性实施例的半导体存储器件。

参照图10，存储模块3200可以包括多个半导体存储器件3201、印刷电路板(PCB)3210和连接器3220。多个半导体存储器件3201可以被结合到PCB 3210的上表面和下表面。连接器3220可以通过导线电连接到多个半导体存储器件3201。另外，连接器3220可以连接到外部主机的插槽。在半导体存储器件3201中，可以通过在放大存储单元中的数据的操作中基于负供电电压确定放大电压的低电平来减小施加到位线、互补位线和字线的电压电平。

参照图11，存储模块3300可以包括多个半导体存储器件3301、PCB3310、连接器3320和多个缓冲器3330。多个缓冲器3330之一可以被布置在每个半导体存储器件3301和连接器3320之间。

连接到多个半导体存储器件3301的多个缓冲器3330可以在PCB 3310的上表面和下表面提供。在PCB 3310的上表面和下表面上形成的半导体存储器件3301和缓冲器3330可以通过多个过孔(via hole)连接。在半导体存储器件3301中，可以通过在放大存储单元中的数据的操作中基于负供电电压确定放大电压的低电平来减小施加到位线、互补位线和字线的电压电平。

参照图12，存储模块3400可以包括多个半导体存储器件3401、PCB3410、连接器3420、多个缓冲器3430和控制器3440。

可以在PCB 3410的上表面和下表面上提供连接到多个半导体存储器件3401的多个缓冲器3430。在PCB 3410的上表面和下表面上形成的半导体存储器件3401和缓冲器3430可以通过多个过孔连接。控制器3440向多个半导体存储器件3401的每个发送控制信号，并且向或从多个半导体存储器件3401的每个发送或接收数据。在半导体存储器件3401中，可以通过在放大存储单元中的数据的操作中基于负供电电压确定放大电压的低电平来减小施加到位线、互补位线和字线的电压电平。

图13是包括多个半导体层的堆叠式半导体存储器件3500的透视图。在图10至图12的存储模块3200、3300和3400中，半导体存储器件3201、3301和3401的每个可以包括多个半导体层LA1至LAn。

参照图13，在堆叠式半导体器件3500中，多个堆叠式半导体层LA1至LAn可以通过硅通孔(TSV)3510连接到彼此。多个堆叠式半导体层LA1至LAn的每个可以包括半导体块3501。

图14是示出包括根据本发明构思的示范性实施例的半导体存储器件的计算机系统4100的框图。

参照图14，计算机系统1400可以包括半导体存储器件4170、控制半导体存储器件4170的存储器控制器4110、无线电收发器4120、天线4130、中央处理单元(CPU)4140、输入设备4150和显示器4160。

无线电收发器4120可以通过天线4130发送或接收无线电信号。此外，无线电收发器4120可以将从天线4130接收的无线电信号转换为要在CPU4140中处理的信号。

CPU 4140可以处理从无线电收发器4120输出的信号，并且发送处理后的信号到显示器4160。此外，无线电收发器4120可以将从CPU 4140输出的信号转换为无线信号，并且通过天线4130输出转换的无线信号到外部设备。

输入设备4150是能够输入用于控制CPU 4140的操作的控制信号或者要由CPU 4140处理的数据的设备，并且可以被实施为诸如触摸板和计算机鼠标的点击设备、小键盘或键盘。

在图14中所示的计算机系统4100中，半导体存储器件4170可以是根据本发明构思的示范性实施例的半导体存储器件。例如，在半导体存储器件4170中，可以通过在放大存储单元中的数据的操作中基于负供电电压确定放大电压的低电平来减小施加到位线、互补位线和字线的电压电平。

图15是示出包括根据本发明构思的示范性实施例的半导体存储器件的计算机系统4200的框图。

图15的计算机系统4200可以被实施为个人计算机(PC)、网络服务器、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。

计算机系统4200可以包括半导体存储器件4250、控制半导体存储器件4250的数据处理操作的存储器控制器4210、CPU 4220、输入设备4230和显示器4240。

CPU 4220可以根据通过输入设备4230接收的数据通过显示器4240显示存储在半导体存储器件4250中的数据。例如，输入设备4230可以被实施为诸如触摸板和计算机鼠标之类的点击设备、小键盘或键盘。CPU 4220可以控制计算机系统4200的整体操作，并且可以控制存储器控制器4210的操作。

在本发明构思的示范性实施例中，能够控制半导体存储器件4250的操作的存储器控制器4210可以被实现为CPU 4220的一部分，或者与CPU 4220分开的芯片。半导体存储器件4250可以是根据本发明构思的示范性实施例的半导体存储器件。例如，在半导体存储器件4250中，可以通过在放大存储单元中的数据的操作中基于负供电电压确定放大电压的低电平来减小施加到位线、互补位线和字线的电压电平。

图16是示出包括根据本发明构思的示范性实施例的半导体存储器件的计算机系统4300的示范性实施例的框图。

图16的计算机系统4300可以被实施为图像处理设备，诸如数字相机、移动电话、智能电话或包括数字相机的平板。

计算机系统4300可以包括半导体存储器件4350、能够控制半导体存储设备4350的包括写操作和读操作的数据处理操作的存储器控制器4310。另外，计算机系统4300还可以包括CPU 4320、图像传感器4330和显示器4340。

计算机系统4300的图像传感器4330将光学图像转换为数字信号，并且发送转换的数字信号到CPU 4320或存储器控制器4310。根据CPU 4320的控制，转换的数字信号可以通过显示器4340显示，或者通过存储器控制器4310存储在半导体存储器件4350中。

此外，存储在半导体存储器件4350中的数据可以根据CPU 4320或存储器控制器4310的控制通过显示器4340显示。在本发明构思的示范性实施例中，能够控制半导体存储器件4350的操作的存储器控制器4310可以被实现为CPU 4320的一部分，或者实现为与CPU 4320分开的芯片。

在图16的计算机系统4300中，半导体存储器件4350可以是根据本发明构思的示范性实施例的半导体存储器件。例如，在半导体存储器件4350中，可以通过在放大存储单元中的数据的操作中基于负供电电压确定放大电压的低电平来减小施加到位线、互补位线和字线的电压电平。

如上所述，根据本发明构思的示范性实施例的半导体存储器件可以通过在放大存储单元中的数据的操作中基于负供电电压确定放大电压的低电平来减小施加到位线、互补位线和字线的电压电平。因此，即使当使用低供电电压时，也可以正常地执行位线读出放大器的数据读出和放大操作。此外，包括I/O读出放大器的外围电路使用的供电电压的电压电平可以减小。因此，半导体存储器件和包括半导体存储器件的系统的功耗可以减少。

本发明构思的示范性实施例可以应用于半导体器件和包括半导体器件的存储系统。

虽然已经参照其示范性实施例描述了本发明构思，但是本领域技术人员将理解，在不脱离由所附权利要求定义的本发明构思的精神和范围的情况下，可以对此进行各种改变和修改。